Formily讲解_2

的模块名） • 在Set and link the top design中点击Set Top
设置Implementation Design
• 点击Implement按钮，在Read Design Files 中点击Veril og，出现Add verilog files对话框，
• 选择netlist_w_svf目录下的verlog网表文件mR4000.gat es.v
• 选择Set Top Design,在Choose a library中选择WORK ( Design Library)
• 在Choose a design中选择顶层模块名mR4000 • 点击Set Top按钮。此时在Implementation出现绿色的
对号符。
Match
• 检查reference design 和 Implemention des
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内容
形式化验证简介
形式化验证的优点
Formality同其他的工具的区别 Formality使用范围 重要概念 Formality工作流程 Formality操作方法
形式化验证简介
形式化验证方法不需要仿真向量，通过数学方法比较实现 与参考是否等价。
Reference Design
module top (…); always @ (posedge clk) . . . endmodule
• 一般调试是从cell数目最小的compare point开始 。在这里我们从第一个compare point开始。
• 选择错误点, 击鼠标右键，选择菜单中的view Lo gic Cones，出现Logic Cones View窗口。
• 在这个新窗口里显示的是reference design 和Imeplemention design的原理图，
• 将形式化验证和静态时序分析这两种静态验证方法结合起 来，可以大大提高验证效率。
Formality同其他的工具的区别
• Formality不是一个仿真工具（VCS） 不验证功能的正确性
• Formality不是一个验证平台生产器（ Vera ） 不能生成验证平台
• Formality不是一个模块检测工具（ Magellan ） 不能像断言一样检测电路
• 点击Match按钮，选择Run Matching按钮，进行匹配检 查
Verify
• 选择Verify按钮，点击Verify All，进行形式验证。
用脚本运行
• fm_shell -gui –f runme.fms |tee run.log
Debug
• 由于验证失败，系统直接进入DEBUG工作 区。在Failing Points的报告工作区里显示 两设计的出不一致的比较点
设置搜索目录
• 在Set verilog read option对话框中的VCS Style Optio n中选择Library Directory(-y),
• 在Enter Diectory Name处浏览选择rtl目录 • 然后点击add按钮添加查找目录rtl
设置搜索目录
• 选择Library Extension(-libext)， • 在Enter File Extension处填上后缀名.v， • 然后点击add按钮添加， • 点击OK按钮
• 一般调试是从cell数目最小的compare point开始。在这 里我们从第一个compare point开始。
IMP
LIB
READ : Load Implementation Design
MATCH : Match Compare Points (first break into cones & compare points)
VERIFY : Verify functional equivalence
DEBUG : GUI, Reports
• 点击Verilog按钮，出现添加Verilog文件的对话框
读取源文件
• 在对话框中选择：Rtl目录下的*.v文件，点击Ope n按钮,打开所有.v源代码
设置reference design
• 点击formality图形界面的reference按钮，进入Read Design File
• 点击Verilog按钮，出现添加Verilog文件的对话框。
DQ BB
Determining Compare Points
重要概念—设计等价性
BB
CP
BB
Reference Design
DQ
CP CP
DQ
Implementation Design
Formality工作流程
Formality® Equivalence Checker
REF
READ : Load Reference Design
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• Formality不是时序分析工具（ PrimeTime ） 不能检查电路时序违规
Formality使用范围
重要概念—比较点和逻辑锥
比较点
Logic Cone
BB
输入：
•寄存器的输入 •输入端口 •黑盒子的输出
BB
比较点：
•时序原件的输入 •输出端口 •黑盒子的输入
重要概念—逻辑划分
• Formality将实现设计和参考设计划分成多 个逻辑锥，依逻辑锥为单位进行比较。
• 观看这个原理图我们发现在Implementatio n的CLK网线是用红色标识的
• 在logic cone view中，用红色标识的net网 线是表示错误的
Debug
• 由于验证失败，系统直接进入DEBUG工作区。在Failing Points的报告工作区里显示两设计的出不一致的比较点
• 在Failing Points的报告工作区内点击鼠标右键，选择Sho w All Cone Size ,在Size栏里显示每个compar point所包 含的cell的数目
形式化验证工具 Formality
电子工程学院
常立博
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Match：匹配
Match：匹配
Verification：验证
Debug:调试
图形用户界面进行形式验证
• 进入tutorial目录：输入fm_shell gui
设置reference design
• 点击formality图形界面的reference按钮，进入Read De sign File
Yes
Pass
No
Cause?
Done!
读入设计
Setup
• 在将设计读入到Formality环境并进行链接之后， 一般情况下需要设置与设计相关的信息帮助form ality执行验证。主要内容包括：
Internal Scan: 内部扫描 Boundary Scan: 边界扫描 Clock Tree Buffering: 时钟树 Finite State Machine Re-encoding:有限状态机重编码 Black-boxes: 黑盒子
Functionally Equivalent?
?
Implementation Design
形式化验证的优点
• 不仅提高了验证的速度，可以在相当大的程度上缩短数字 设计的周期，而且更重要的是，它摆脱了工艺的约束和仿 真testbench的不完备性，更加全面地检查了电路的功能 。
• 在典型的设计流程中，形式化验证可用于整个设计周期， 维持完整的功能等效。
• 点击Load Files加载网表文件mR4000.gates.v
加载Technology library
• 选择Read DB Libraries按钮，点击DB…按钮，出现Add DB Files对话框
• 选择lib目录下的tc6a_cbacore.db.db库文件，（确保Rea d as share library被选中）点击LOAD Files，加载库文 件。
• 验证失败的原因
引用synopsys公司 的IP核，而没有告诉 工具其路径
不规范的设计输入 ，使得综合后的设计 与原设计的功能不一致
• 在Failing Points的报告工作区内点击鼠标右键， 选择Show All Cone Size ,在Size栏里显示每个c ompar point所包含的cell的数目
加载源文件
• 然后点击LOAD FILES按钮，加载源文件*.v
设置reference的顶层
• 在点击Set Top Design按钮，出现下图。
设置reference的顶层
• 在choose a library 中选择WORK， • 在choose a design中选择mR4000（顶层设计