MAXPLUS半加器操作说明
MAX+plusII操作指南
附录一MAX+plusII操作指南完成组合逻辑电路的设计与仿真过程，主要用到以下操作，而且有顺序规定，在编译前需对图形编辑文件保存，并且项目文件必须与图形文件名称一致、保存在同一文件夹，只是后缀不同。
编译正确后才能创建波形文件，波形文件保存后，才能进行仿真，最后进行时序分析。
如中途进行修改，从修改开始的操作步骤要重做一边。
1、建立一个新项目；2、建立一个新的图形输入文件；3、进行图形输入文件的编辑；4、进行项目文件的编译；5、创建波形文件并进行功能仿真；6、进行时序分析。
一、建立一个新项目①启动MAX+plusII：在WINDOWS98界面下，单击开始—程序—Altera—MAX+plusII9.5，进入MAX+plusII9.5管理器窗口，见图1-1。
②用MAX+plusII编译一个设计文件之前，必须先指定一个项目文件，选中File—Project—Name，显示对话框图1-2。
③在Project Name框中，键入项目名，如test1，若改变test1所属子目录，用户可在Directories窗口中修改。
④选择OK，则MAX+plusII9.5窗口标题会变成新的项目名称：MAX+plusIIManager-d:\Max2work\test1。
⑤如已打开一个图形文件，可用菜单File—Project—Set Project To Current File将项目设为与当前图形文件相对应。
注意：换一个电路图，必须重新定义项目名，项目名与文件名必须一致。
图1-1 MAX+plusII9.5管理器窗口图 1-2 建立项目对话框二、 建立一新的图形输入文件在文件菜单中，选中File —New ，出现图1-3对话框New ，New 的对话框供读者选择输入方法：● 图形文件● 符号文件● 文本文件● 波形文件下面介绍的是使用图形输入法。
图1-3新建文件对话框② 选择Graphic Editor file 图形输入文件，选择OK ，则出现一个无名称的图形编辑窗口，如图1-4所示。
MAX PLUS2使用指南.
步骤8： 仿真测试和 波形分析
步骤7： 建立仿真 波形文件
步骤6： 启动编译
步骤5： 选择目标器件
步骤9： 引锁定并编译
步骤10： 编程下载/配置
步骤11： 硬件测试
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1.15补充说明
提出项目 1.项目可行性 2.项目功能 3.设计思路 项目设计 1.设计输入 2.综合 3.适配
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步骤2:输入设计项目和存盘
(3)在原理图编辑窗中的任何一个位置上双击鼠标，将弹出输 入元件项“Enter Symbol”的对话框。
图形编辑区
图形编辑工具
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步骤2:输入设计项目和存盘 “Enter Symbol” 对话框说明
元件符号名输入区，可直 接输入所需元件的符号名 用户工作库，末存盘时为默 认文件夹，此处已存盘到自 己建立的文件夹 库选择区，软件安装在 D 盘 maxplus2 文 件夹下，除了用户工作库外，还有四种 元件库,包含了基本逻辑元件库prim,如门 、触发器等；宏功能元件库 mf,如74系列 等；参数可设置兆功能元件库 mega_lpm, 如 LPM_FIFO ；逻辑元件与宏 功能元件扩展库edif等 当前选中的库为用户工作库 ，末存盘时为默认文件夹 当前选中库的元件列表区
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步骤8:编程下载
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步骤8:编程下载
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步骤8:编程下载 (2)下载。连接好硬件及下载连接线等。按“Configure”下载 配置文件。成功后通过硬件进行逻辑验证。
Maxplus使用指南
Maxplus使用说明一、软件的安装在光盘中提供了Maxplus10.2的安装程序和license.dat。
在文件夹中双击autorun.exe，然后出现如下的界面：然后再点击Install下面的最上面的那个，然后点击安装。
在安装好了之后，要安装license.dat，如下操作：菜单->Options->license Setup，出现如下的界面：然后点击Browse选择license.dat的存放路径，然后点击OK。
这样就可以了。
二、Maxplus使用方法使用Maxplus主要是为了完成对程序的仿真以及配合JTAG对芯片进行烧写。
下面将给出操作步骤。
（一）、新建文件图1如图1所示，点击File-〉New或是直接点击快速菜单下面的新建菜单，可以得到图2的界面。
图2其中，第一个是生成图形编辑文件，就是顶层文件是模块形式的；第二个是生成单个模块的文件，由它可以设计实现某个功能的单独模块；第三个是生成语言编辑的文件，就是用VHDL、Verilog HDL或是.mif文件；最后一个是生成波形仿真文件的。
一般情况下我们先可以选择第一个和第三个的其中一个就可以了。
下面就先选择第三个，得到如图3界面。
图3（二）、文件的编写下面编写一个简单的程序，实现数a和b的与，如图4所示：图4在文件写好后，点击保存，得到如下的界面：图5这里要注意的是保存的时候，要注意文件中的实体名和上面要写的File Name 要相同，所以上面的File Name那个地方要写上example，在Automatic Extension 里面选择.vhd，Directories选择保存文件的路径。
保存好了之后，为了保证文件的编译正确，要指定一下路径：菜单->File->Project->Set Project to Current File，如图6所示：图6这样就可以指定文件所在的路径了。
（三）、文件的编译文件写好保存后，要进行编译，可以如下操作：菜单->Max+plus II->Compiler,或是直接点击，可以得到下面的界面：图7点击Start进行进一步的编译，出现下界面：图8上面的编译说明没有错误，下面就要进行软件的波形仿真。
MaxPlusII使用指南
将当前设计文件设定为工程文件
注意，此路径的指示文件 始终指向当前的工程文件！
开始编译/综合工程文件---半加器
消掉此设置
为顶层设计文件--全加器的设计 另建一原理图编辑窗
设计全加器原理图
存盘！
双击此元件
打开原理 图编辑窗
将当前文件设置
成工程文件！
编译/综合前选定适配元件
消去QUARTUS设 置
使用MAX+PLUS II编译器对Altera器件设计进行编译， 并使用Altera校验工具进行器件或板级仿真。
支持与Synopsys、Viewlogic、Mentor Graphics、Cadence、Exemplar、 Data I/O、Intergraph、Minc、OrCAD等公司提供的工具接口；
选择适配器件
再选择适当的器件， 以下假设所选的器 件是EPF10K10LC84
选择器件系列
编译！
仿真测试全加器的逻辑功能
建立波形 仿真文件
选择波形编辑 器
输入测试信号
输入测试信号
全加器端口信 号
按此键
设置输入信号电平，启动仿真器
启动仿真器
时序仿真
逻辑测 试正确
建立一个新工程
每个设计都都是一个工程，都必须有一个工程名 工程名必须与设计文件名一致（相符）
原理图设计输入 文本设计输入
• 使用 VHDL、AHDL等硬件描述语言
第三方 EDA 工具
EDIF文件
• 利用开发工具FPGA-Express，或SYNPLIFY等生成
OrCAD编辑的原理图，Xilinx公司XNF格式的文件
设计输入文件
VHDL/Verilog AHDL
MAX+PLUS的基本使用(设计、编译、仿真、管脚锁定、编程配置和文本设计)
附一：MAX+PLUS Ⅱ的基本使用一、概述Altera 公司的 MAX+PLUS Ⅱ开发系统是一个完全集成化、易学易用的可编程逻辑器件软件设计环境，可以在多种平台上运行，具有操作灵活、支持器件多、设计输入方法灵活多变的特点，是用户设计、开发以Altera PLD 器件为核心的软件开发工具。
MAX+PLUS Ⅱ是Multiple Array Matrix and Programmable Logic User System 的缩写，软件版本分基本版、商业版和学生版，学生版软件在功能上与商业版类似，仅在可使用的芯片上受到限制。
MAX+PLUS Ⅱ的9.x 版和10.x 版均可安装在WIN95或WIN98/2000操作系统上，其中9.x 版需32MB 内存、1GB 以上硬盘，10.x 版需64MB 内存、2GB 以上硬盘。
MAX+PLU SⅡ的设计过程可用图1-1-1表示：二、AX+PLUS Ⅱ的常用设计输入方法多种，主要包括原理图设计输入方式、文本设计计输入 MAX+PLUS Ⅱ的原理图设计输入是最为直接的一种设计输入方式，使用这种方式输入设计效率较低，但容易实现仿真，便于信号的观察以及电路的调整。
MAX+PLUS Ⅱ的文本输入和编译系统支持VHDL、Verilog 和AHDL （Al 形设计输入 MAX+PLUS Ⅱ中提供了直观的、易于理解的波形输入方式，可以设计组分配逻 图1-1-1 MAX+PLUS Ⅱ设计流程图M MAX+PLUS Ⅱ软件的设计输入方法有输入方式、波形设计输入方式、底层设计输入方式等。
设计人员可以根据自己的实际情况灵活选择使用。
1.原理图设MAX+PLUS Ⅱ提供了丰富的库单元供设计者调用，.mf 库几乎包含了所有的74系列器件，.prim 库提供了数字电路中所有的分离器件，包括多种特殊的逻辑宏功能和新型的参数化的兆功能模块。
２.文本设计输入tera 硬件描述语言）编写的HDL 设计文件。
Max+plusⅡ操作简介
M a x+p l u sⅡ操作简介(主要)(总16页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--Max+plusⅡ系统的操作简介Max+plusⅡ开发工具是美国Altera公司自行设计的一种软件工具，其全称为Multiple Array Matrix and Programmable Logic User System。
它具有原理图输入和文本输入（采用硬件描述语言）两种输入手段，利用该工具所配备的编辑、编译、仿真、综合、芯片编程等功能，将设计电路图或电路描述程序变成基本的逻辑单元写入到可编程的芯片中（如FPGA芯片），作成ASIC芯片。
它是EDA设计中不可缺少的一种工具。
通过一个简单的二输入与门电路设计范例介绍：利用Max+plusⅡ系统（1）如何编写VHDL程序（使用Text Editor）；（2）如何编译VHDL程序（使用Compiler）；（3）如何仿真验证VHDL程序（使用Waveform Editor，Simulator）；（1）建立和编写一个VHDL语言的工程文件首先启动Max+plusⅡ系统，启动后系统进入主菜单画面，在主菜单上有5个选项，分别是：Max+plusⅡ、File、Assign、Options和Help。
Max+plusⅡ系统主窗口（a）打开文本编辑器；用鼠标点击File选项，点击子菜单中的New选项，接着屏幕会出现New的对话框。
在对话框内有4种编辑方式：图形编辑、符号编辑、文本编辑和波形编辑。
VHDL文件属于文本，那么应该选择文本编辑方式，点击OK按钮，屏幕上将出现一个无名的编辑窗口，则系统进入文本编辑状态。
（或用鼠标点击Max+plusⅡ选项，点击子菜单中Text Editor选项.。
）打开文本编辑器（b）在编辑窗口中进行编辑输入，输入相应的描述语句。
文本编辑窗口中编辑输入[例1] 实现2输入与门的VHDL描述LIBRARY IEEE;USE and2 ISPORT(a, b : IN STD_LOGIC;y: OUT STD_LOGIC);END and2;ARCHITECTURE one OF and2 ISBEGINy<= a and b;END one;（c）存盘。
maxplusii使用说明
工程设计的构成 顶层设计
编译器可以直接读取某些顶层设计 EDIF网表文件 VHDL网表文件 Xilinx网表文件
使用图形编辑器将OrCAD编辑的原理图保存为.gdf文件 子设计 (下层模块)
EDIF格式、 VHDL文件、 OrCAD原理图和Xilinx文件 创建符号或者嵌入文件 在图形编辑器里嵌入符号或者在文本编辑器里嵌入文件
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将当前设计文件设定为工程文件
注意，此路径的指示文件 始终指向当前的工程文件！
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开始编译/综合工程文件---半加器
消掉此设置
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为顶层设计文件--全加器的设计 另建一原理图编辑窗
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设计全加器原理图
存盘！
双击此元件
打开原理 图编辑窗
将当前文件设置
成工程文件！
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编译/综合前选定适配元件
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什么是MAX+PLUS II?
一个全面集成的 CPLD 开发系统 提供与器件结构无关的开发环境 支持 所有的 Altera产品(所有器件使用一个库) 广泛满足设计需求 设计输入 综合 布局和布线 (装入) 仿真 定时分析 器件编程 提供广泛的联机帮助 支持多种平台 ( PC机和工作站 ) 支持多种 EDA软件和标准
第三方 EDA 工具 EDIF文件 利用开发工具FPGA-Express，或SYNPLIFY等生 成 OrCAD编辑的原理图，Xilinx公司XNF格式的文件
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建立一个新工程 每个设计都都是一个工程，都必须有一个工程名 工程名必须与设计文件名一致（相符）
工程名
工程路径7Fra bibliotek89
首先建立新目录！
为设计工程建立一个新的 目录--- WORK 库
MAX+PLUS半加器操作说明
单击 Start 按钮开始编译并显示编译结果，生成 下载文件。如果编译时选择的芯片是 CPLD ，则生成 *. pof 文件；如果是 FPGA 芯片，则生成 *. sof 文件， 以备硬件下载编程时调用。同时生成 *. rpt 报告文件， 可详细查看编译结果。如果有错误待修改后再进行编 译适配。
3. 电路仿真
（2）电路仿真
电路仿真属于设计校验，包括功能仿真（前仿真） 和时序仿真（后仿真）。由于时序仿真的结果比较接 近实际器件仿真的结果，因此本设计采用时序仿真。
a. 选择MAX+plusⅡSimulator选项，弹出仿真器窗口 。 b. 单击 Start 开始仿真 。 c. 电路仿真完成后，单击 Open SCF 打开波形文件， 显示电路的仿真结果。
（1）添加仿真激励信号 a. 选择 MAX+plus Wave Editor 选项，弹出波形编 辑窗口。
b. 将鼠标移至空白处并单击右键，出现对话框窗口 。
c. 选择 Enter Node from SNF 选项并按鼠标左键确认， 出现如图所示对话框。
单击 List 和 => 按钮， 选择欲仿真的输入/输出端口。
（3）实验结果的硬件验证
利用二位拨码开关作为输入，发光二极管作为输出显 示，参照半加器真值表，可以验证下载结果是否正确。
附：半加器的VHDL描述
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY half_adder IS PORT (a,b : IN STD_LOGIC; s,c: OUT STD_LOGIC); END half_adder; ARCHITECTURE half1 OF half_adder IS BEGIN s<=a AND b; c<=a XOR b; END half1;
MAX PLUS简单使用说明
编译您的项目
对 MAX 器件进行多级综合
• 对于 MAX （乘积项）器件，您可以选择多级综 合。 它可以充分利用所有可使用的逻辑选项。这 种逻辑综合方式，用于处理含有特别复杂的逻辑 的项目；而且配置时不需要用户干涉。对于 选中该框，则多级综合方 FLEX 器件，这个选项自动有效。 式对 MAX 5000/7000 系
Smart Recompile - 当该选项有效时，编译器将保存项目中 在以后编译中会用到的额外的数据库信息。这样可以减少将 来编译所需的时间。
Total Recompile - 要求编译器重新生成编译器网表文 件和层次互连文件。
指定具体的设计文件名
显示当前文件类型的缺省 (Default)扩展名。您可从 下拉列表中选择不同的扩 展名。
生成一个图形设计文件
指定项目名称
• MAX+PLUS II中， 显示当前项目名 在 编译一个项目前， 显示当前路径 您必须确定一个设 显示所有子目录. 计文件作为您的当 显示所有本地和 前项目。请按下列 网络驱动器 步骤确定项目名： 显示当前路径下的全部设计文件和编程文件。 1. 在 File menu 菜单中选择 当前项目 Project Name项， 将出现Project Name 对话框： 2. 在 Files 框内，
列器件有效. 选中该框，则多级综合方 式对 MAX 9000系列器件 有效。
编译您的项目
FLEX 器件的进位/级联链
• 进位链提供逻辑单元之间的非常快的向前 进位功能。 • 利用级联链可以实现扇入很多的逻辑函数。 • 如选择FAST 综合方式，则进位/级联链选 项自动有效。按如下步骤可人工选择该选 项是否有效：
4) 在 Chip Resource 对 话框内，选择 管脚并输入管 脚的序列数。
maxplus软件的操作方法
点击OK 按钮即可编辑源程序。
下一步进行汇编进入如图所示的界面，点击START按钮如果没有错误提示，则按下述进行，否则把错误改正过来，并重汇编，只到出现没有错误为止。
下一步为选则波形，按上述界面操作再把输入输出信号通过上述界面把它们调出。
先点击LIST按钮，再点击=>按钮，最后点击OK按钮各个按钮的含义如下：fe;其中starting value 填写时钟开始的值；increment by 填写每一个时钟的增量值，如上述界面中，若其值为1，则下一个时仲值为53，若填写值为2，则下一个时钟值为54；Multiplied By 其含义为时钟为默认时钟的多少倍；若为1则如原时钟一样，若填写2，则时钟为原来的2倍；例如，若时钟周期为10ns，则Multiplied By填写为1时，则该时钟周期为10ns, 若Multiplied By填写为2时，则该时钟周期为20ns,给一组信号赋一个初值，点击此按钮，出现如下界面输入这一组信号的值；当所有输入信号值均以赋值后，点击右上角的关闭出现如下所示的界面点击yes按钮；出现如图所示界面，点击ok按钮；再按下述操作，即选则max+plus菜单下的simulator菜单出现如下所示的界面然后点击start按钮，出现如下界面点击确定按钮，出现如下界面点击open scf按钮，就会出现仿真波形了。
如下图所示。
Max+plus 还支持文件形式的波形输入方式，方法如下：以实体名命名，但扩展名为vec扩展名为vec的文件要求存放在与实体相同的文件夹中；其内容为如下：outputs 输出信号名1 输出信号名2 输出信号名n;start 时间；--时间的单位为纳秒（ns）stop 时间；INTERV AL 时间;INPUTS 输入信号名；PA TTERN具体的信号值；如下述为一个半加器的具体实例，该半加器实体名为aaa则以aaa.vec存盘的波形的描述为：outputs s co ; --输出信号为s和coSTART 0 ; --开始时间为0纳秒STOP 5600 ; --结束时间为5600INTERV AL 5; --间隔时间为5纳秒，即每一个图案维持5纳秒INPUTS a ; --输入信号为aPA TTERN --图案0 1 0 1 0 1 0 1; - --图案的具体值，如间隔时间为5纳秒相配合，即为0值维持5纳秒，1值维持5纳秒，0值维持5纳秒，1值维持5纳秒，即构成了一个周期为10纳秒的占空比为50%的一个方波。
第3章 MAX+ Plus II 使用指南
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3.3 项目的编译
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MAX+Plus II的编译过程大致分为以下几个步骤： 的编译过程大致分为以下几个步骤： 的编译过程大致分为以下几个步骤
（1）自动错误定位。Message Processor可以给出错误信息和 ）自动错误定位。 可以给出错误信息和 警告。设计者可以利用它打开有错误文件，并以高亮度显示。 警告。设计者可以利用它打开有错误文件，并以高亮度显示。 （2）逻辑综合与适配。编译器的 ）逻辑综合与适配。编译器的Logic Synthesize（逻辑综合） （逻辑综合） 模块对设计方案进行逻辑综合并能看到真正的结果。 模块对设计方案进行逻辑综合并能看到真正的结果。Fitter 适配器） （适配器）模块应用试探法可把经过综合的设计最恰当的用 一个或多个器件实现，使设计者得以从冗长的布局布线工作 一个或多个器件实现， 中解脱出来，生成报告文件(*.rpf)。 中解脱出来，生成报告文件 。 （3）设计规则检查。编译器中的 ）设计规则检查。编译器中的Design Doctor程序能检查每 程序能检查每 一个设计文件。 一个设计文件。用户可以选择预先定义好的三组检查规则中 的一种，也可以建立自己的规则。 的一种，也可以建立自己的规则。 （4）编译文件的产生。Assemble（装配程序）模块为已编译 ）编译文件的产生。 （装配程序） 的设计创建烧写文件。如果选择CPLD芯片，将生成 芯片， 文件， 的设计创建烧写文件。如果选择 芯片 将生成.pof文件， 文件 如果选择FPGA芯片，则生成 文件。 芯片， 文件。 如果选择 芯片 则生成.sof文件
MAX十PLUSⅡ操作指南
附录2 MAX十PLUSⅡ操作指南a2-1 MAX＋PLUSⅡ开发平台简介软件介绍：MAX＋PLUSⅡ是美国Altera公司开发的一种全集成化的可编程逻辑设计软件平台。
具有丰富的图形界面和完整、可即时访问的在线文档。
提供一个真正与结构无关的可编程逻辑设计环境; 全集成化的一套可编程逻辑开发工具; 提供多种输入方式；可方便与其它工业标准设计输入、综合与校验工具链接。
公司网址：一、MAX＋PLUSⅡ开发平台的特点MAX＋PLUSⅡ是Altera公司开发的一种全集成化的可编程逻辑设计软件平台。
具有丰富的图形界面和完整、可即时访问的在线文档，使用户能又快又容易地学习和使用。
MAX＋PLUSⅡ软件平台具有以下特点：●结构无关MAX＋PLUSⅡCompiler（编译程序）是MAX＋PLUSⅡ系统的核心，提供一个真正与结构无关的可编程逻辑设计环境。
该编译程序（或称编译器）还提供强有力的逻辑综合与最小化功能，使用户比较容易将其设计集成到器件中。
●多平台MAX＋PLUSⅡ可在基于486、奔腾之PC的Microsoft Windows或Windows NT下运行，也可以在Sun SPARC工作站、HP 9000系列700工作站和DEC ALPha AXP工作站的X Windows下运行。
●全集成化MAX＋PLUSⅡ的设计输入、处理与校验功能一起提供了全集成化的一套可编程逻辑开发工具，可以加快动态调试，缩短开发周期。
●模块组合式工具软件设计者可从各种设计输入、设计处理和设计校验选项中进行选择从而使设计环境用户化。
由于MAX＋PLUSⅡ支持各种器件系列，设计者不必学习新工具即可支持新结构。
●硬件描述语言（HDL）MAX＋PLUSⅡ支持各种HDL设计输入选项，包括VHDL、Verilog HDL和Altera硬件描述语言AHDL。
●开放的界面Altera的工作与CAE厂家联系紧密，MAX＋PLUSⅡ可与其它工业标准设计输入、综合与校验工具链接。
MAXPLUS使用简介
按以上步骤建 立所有的文本 文件及符号。 文件及符号。
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所显示的元件符 单击可以显示和 编辑元件符号 号
MAX+plus II MAX+plus II MAX+plus II MAX+plus II
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的
使
用
方
法
P29
产生顶层设计文件(1) 产生顶层设计文件(1)
P31
单击OK 单击OK
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产生顶层设计文件(3) 产生顶层设计文件(3)
建立新的顶层 文件
MAX+plus II MAX+plus II MAX+plus II MAX+plus II 的 使 用 方 法
P32
2012-5-7
产生顶层设计文件(4) 产生顶层设计文件(4)
选择图形文件 类型
2012-5-7
MAX+plus II MAX+plus II MAX+plus II MAX+plus II 的 安 装
P21
设计输入(1) 设计输入(1)
单击， 单击，建立新文件
MAX+plus II MAX+plus II MAX+plus II MAX+plus II
2012-5-7
的
使
用
MAX+plus II MAX+plus II MAX+plus II MAX+plus II 的 安 装
P14
开始复制文件。 开始复制文件。
2012-5-7
MAX+plus II MAX+plus II MAX+plus II MAX+plus II
MAX+plus II基本操作
MAX+plus II基本操作2002年5月1.1 MAX+plus II概述Altera公司的MAX+plus II 软件是易学、易用的可编程逻辑器件开发软件。
其界面友好，集成化程度高。
本章以MAX+PLUS II10.0为例讲解该软件的使用。
Altera公司为支持教育，专门为大学提供了学生版软件，其在功能上与商业版类似，仅在可使用的芯片上受到限制。
以下为10.0 Baseline所具有的功能。
1.1.1 MAX+plus II 10.0(Baseline)的功能1．支持的器件所支持的器件有：EPF10K10, EPF10K10A, EPF10K20，EPF10K30A以及MAX® 7000系列（含MAX 7000A, MAX 7000AE, MAX 7000E, MAX 7000S），EPM9320, EPM9320A, EPF8452A, and EPF8282A ，FLEX 6000/A 系列，MAX 5000 系列，ClassicTM系列。
2．设计输入常用的设计输入的方法有：通过Max+plus II图形编辑器，创建图形设计文件(gdf 文件)；通过Max+plus II文本编辑器，使用AHDL语言，创建文本设计文件(.tdf)；使用VHDL语言，创建文本设计文件(.vhd)；使用Verilog HDL语言，创建文本设计文件(.v)。
还可以通过Max+plus II波形编辑器，创建波形设计文件(.wdf)。
3．设计编译通过Max+plus II编译器完成，可检查项目是否有错，并对项目进行逻辑综合，然后配置到Altera器件中，同时产生报告文件、编程文件和用于后仿真的输出文件。
4．设计验证通过Max+plus II的定时分析器进行时序分析、功能仿真、时序仿真和波形分析，生成标准文件，可以给第三方工具使用。
5．器件编程(Programming)和配置(Configuration)6．在线帮助1.1.2 系统要求MAX+plus II 软件对计算机的要求较低：操作系统：Windows 95/98或Windows NT 4.0；安装所占空间：80 Mbytes；内存要求：可用内存48MB（物理内存及虚拟内存之和），其中物理内存至少16MB。
MaxplusⅡ基本操作方法
附录：Maxplus Ⅱ基本操作方法——图形输入法利用EDA工具进行原理图输入设计的优点是，设计者能利用原有的电路知识迅速入门，完成较大规模的电路系统设计，而不必具备许多诸如编程技术、硬件语言等新知识。
MAX+plusII提供了功能强大，直观便捷和操作灵活的原理图输入设计功能，同时还配备了适用于各种需要的元件库，其中包含基本逻辑元件库（如与非门、反向器、D触发器等）、宏功能元件（包含了几乎所有74系列的器件），以及功能强大，性能良好的类似于IP Core的巨功能块LPM 库。
但更为重要的是，MAX+plusII还提供了原理图输入多层次设计功能，使得用户能设计更大规模的电路系统，以及使用方便精度良好的时序仿真器。
以传统的数字电路实验相比为例，MAX+plusII提供原理图输入设计功能具有显著的优势：∙能进行任意层次的数字系统设计。
传统的数字电路实验只能完成单一层次的设计，使得设计者无法了解和实现多层次的硬件数字系统设计；∙对系统中的任一层次，或任一元件的功能能进行精确的时序仿真，精度达0.1ns ，因此能发现一切对系统可能产生不良影响的竞争冒险现象；∙通过时序仿真，能对迅速定位电路系统的错误所在，并随时纠正；∙能对设计方案作随时更改，并储存入档设计过程中所有的电路和测试文件；∙通过编译和编程下载，能在FPGA或CPLD上对设计项目随时进行硬件测试验证。
∙如果使用FPGA和配置编程方式，将不会有如何器件损坏和损耗；∙符合现代电子设计技术规范。
传统的数字电路实验利用手工连线的方法完成元件连接，容易对学习者产生误导，以为只要将元件间的引脚用引线按电路图连上即可，而不必顾及引线的长短、粗细、弯曲方式、可能产生的分布电感和电容效应以及电磁兼容性等等十分重要的问题。
以下将以一位全加器的设计为例详细介绍原理图输入设计方法，但应该更多地关注设计流程，因为除了最初的图形编辑输入外，其它处理流程都与文本（如VHDL文件）输入设计完全一致。
MAX-PLUSⅡ基本操作
MAX-PLUSⅡ基本操作4.MAX-PLUSⅡ简介4.1.MAX-PLUSⅡ的功能、特点设计与结构无关多种设计输入方式设计编译功能可进行设计验证4.2.常用菜单和按钮的功能点击按钮启动MAX+plusII后出现的第一个窗口是MAX+plusII的管理器，对所有的应用功能进行控制。
4.2.1.菜单栏MAX+pulsII的菜单包括各种命令操作和参数设置，主要有【MAX+pulsII】、【File】、【Assign】、【Option】和【Help】5个下拉菜单。
1、【MAX+pulsII】菜单2、【File】菜单3、【Assign】菜单4、【Options】菜单5、【Help】菜单4.2.2.工具栏工具栏是各菜单功能的快捷按钮组合。
如图所示。
5.Max+pulsII的图形设计5.1.典型电路的设计5.1.1.建立项目1、在“File”菜单中选择“Project”的“Name”选项。
或单点击工具栏中的按钮，出现如图5-15-1 输入\指定项目名对话框在图1、2中的“Directories”区选中刚才为项目所建的目录，在“Project Name”区键入项目名，此处为“cntm12”。
5.1.2.图形输入1、建立图形输入文件在“File”菜单选择“New”，或单击按钮，在这里我们选择“Graphic EditorFile”后，单击“OK”即可开始建立图形输入文件。
（1） 调入元件符号图5-4 输入元件（2） 保存文件（3） 调入一个三输入与非门和接地符号（4） 连线第一步，按住鼠标左键并拖动鼠标至第二个端口。
第二步，松开鼠标左键后，则画好一条连线。
第三步，若想删除某条连线，只需用鼠标左键点中该线，被点中的线会变为高亮线（为红色），此时按“Delete”键即可删除。
按图5-8连好线，并存盘。
图5-8 连接线（5） 添加输入输出引脚图5-10 12进制计数器电路图5.2.组建顶层原理图与BUS的使用5.2.1.层次化设计数字系统设计通常采用自顶向下与自底向上向结合的方法。
max+plus使用方法
(4) 设定仿真时间。 设定仿真时间。
选择END TIME 选择 调整仿真时间 区域。 区域。
选择60微秒 选择 微秒 比较合适
图4-11 设定仿真时间
(5) 加上输入信号。 加上输入信号。
(6) 波形文件存盘。 波形文件存盘。
用此键改变仿真 区域坐标到合适 位置。 位置。
点击‘ ， 点击‘1’，使拖黑 的电平为高电平
用此键选择左窗 中需要的信号 进入右窗
(3) 设置波形参量。 设置波形参量。
消去这里的勾， 消去这里的勾， 以便方便设置 输入电平
图4-9 列出并选择需要观察的信号节点
菜单中消去网格对齐Snap to Grid的选择 消去对勾 的选择(消去对勾 图4-10 在Options菜单中消去网格对齐 菜单中消去网格对齐 的选择 消去对勾)
最后注意此路 径指向的改变
首先点击这里 然后选择此项， 将当前的原理图 设计文件设置成 工程
图4-5 将当前设计文件设置成工程文件
注意，此路径指 向当前的工程！
步骤4： 步骤 ：选择目标器件并编译
首先选择这里
器件系列选择 窗，选择ACEX1K 系列
根据实验板上的 目标器件型号选 择，如选EP1K30 注意，首先消去 这里的勾，以便 使所有速度级别 的器件都能显示 出来
(1) 建立波形文件。 建立波形文件。
从SNF文件中 文件中 输入设计文件 的信号节点
SNF文件中 文件中 的信号节点
点击“ 点击“LIST”
(2) 输入信号节点。 输入信号节点。 图4-8 从SNF文件中输入设计文件的信号节点 文件中输入设计文件的信号节点
最后点击“ 最后点击“OK”
图4-9 列出并选择需要观察的信号节点
maxplus2操作指南
第4章 常用EDA工具软件操作指南
图4.14 保存ORM2.VHD
第4章 常用EDA工具软件操作指南
文件存盘后，为了能在图形编辑器中调用ORM2，需要为 ORM2创建一个元件图形符号。选择菜单“File”→“Create
Default Symbol”，MAX+plus II出现如图4.15所示的对话框，询
第4章 常用EDA工具软件操作指南
图4.15 询问当前工程的设置
第4章 常用EDA工具软件操作指南
图4.16 元件符号创建成功
第4章 常用EDA工具软件操作指南 【例4.2.2】 半加器的VHDL源程序H_ADDER.VHD。
LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY H_ADDER IS PROT(A，B：IN STD_LOGIC；
所对应的元件符号(元件名与对应的VHDL文件名是一样的)。
用鼠标选择其中一个元件，再选“OK”，此元件即进入原理图 编辑器。然后重复此过程，将一个ORM2、两个H_ADDER元 件调入原理图编辑器。用鼠标按在元件上拖动，即可移动元件。 如图4.17所示，排好它们的位置。
第4章 常用EDA工具软件操作指南
(1) 选择“Install”按钮，安装程序将检查系统。
第4章 常用EDA工具软件操作指南
(2) 设置安装目录，在上面的文本框中输入MAX+plus II系 统所在目录名，在下面的框中输入工作目录名。安装程序将
MAX+PLUSII---使用说明
第七步 建立一个默认的符号文件 在层次化设计中，如果当前编辑的文件不是顶 层文件，则往往需要为其产生一个符号，将其打包 成一个模块，以便在上层电路设计时加以引用。建 立 符 号 文 件 的 方 法 是 ， 在 “ File” 菜 单 中 选 择 “Create Default Symbol”项即可。
1． 指定项目名称
启动MAX+PLUSⅡ后首先出现的是管理器窗口。 开始一项新项目设计的第一步是为项目指定一个名称， 这样所有属于该项目的文件都将以该项目名来命名 (扩展名不同)。指定项目名的方法如下： （ 1 ） 在 “ File” 菜 单 中 选 择 Project→Name 打 开 “Project Name”对话框； （2） 选择适当的驱动器和目录，然后键入项目名； （3） 点击“OK”。
仿真验证
通过仿真可以检查设计中的错误和问题。仿真有3种 方式：功能模拟、时序模拟和时序分析。 功能模拟根据编译后生成的电路网表进行，只能检 查电路的逻辑功能，无法模拟信号的延时情况。 时序模拟根据布局布线后提取的电路的时序仿真网 表进行，可以模拟出信号的传输延时，由于这种仿真是在 适配后才能进行，故又称作后仿真。 时序分析也是根据时序仿真网表进行，但它分析的 角度与时序模拟不同，它可以分析出电路中各条路径的延 时、时钟频率的上限、以及触发器的建立时间和保持时间 等。
编译网表提取
MAX+PLUSⅡ的编译器包括两大功能：编译和设计 实现。编译的作用是检查设计输入中有无描述性错误，若 无描述性错误，则提取出电路网表（Netlist）；若有描述 性错误，则给出出错信息（包括出错位置、错误性质）， 并有联机帮助功能帮助用户改正错误。 运行编译器的方法是，在“MAX+PLUSⅡ”菜单中 选“Compiler”选项或直接在工具栏中点击按钮。 启动编译器后首先进行“编译与电路网表提取”工 作。做完这一工作后编译器便停下来等待用户的指示。如 果编译中未发现错误，则可以接着做“设计实现”的工作。
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（1）定义器件 a. 选择 AssignDevice 选项，弹出 Device 对话框。
b. 在 Device Family 下拉列表框中选择适 配器件的系列，在 Devices 中选择器件 的型号，然后单击 OK 按钮。
（本设计中选择7000S系列的EPM7128SLC84-15器件）
选择工具 文本工具，用来插入注释
移动逻辑电平转换点或编辑波形 放大或缩小波形
调整显示区域的大小
以低电平 0 （或高电平 1）覆盖所选波形 以不定态 X （或高阻态 Z）覆盖所选波形
反转所选波形的逻辑电平 以时钟波形覆盖所选节点 以计数序列覆盖所选的单个组的全部或部分波形
f. 选择仿真时间 点击 FileName 出现如图所示的对话框，在光标
三、设计举例
1. 设计输入
本小节将以设计半加器为例，使用图形输入方 式来完成输入。设计输入包括以下步骤：
（1）创建一个新文件。 （2）输入逻辑功能图元。 （3）保存文件并检查错误。 （4）规定项目名称。 （5）关闭 Graphic Editor 窗口。
（1）创建一个新文件
在此步骤中将创建一个名为 half_adder.gdf 的 文件。步骤如下：
c. 单击 Compiler 窗口右上角的关闭按钮，关闭 Compiler 窗口。
（5）规定项目名称
在 MAX+PLUSⅡ 中，在执行编译和仿真操作 前，必须将当前的设计文件指定为当前项目。可以 通过规定项目名称来指定当前项目。
1. a. 选择 File Project 2. Name 选项，弹出
注意
在 MAX+PLUSⅡ 的有些版本中，保存文件目 录的路径字符串中不能包含中文字符。
（4）检查错误
为了确保输入的逻辑正确，可以保存文件并检 查错误。步骤如下：
a. 选择 FileProjectSave & Check 选项 ，这 b. 将保存上面编辑的文件，并检查输入中的错误。
b. 如果没有出现错误，单击 OK 按钮，关闭消息 对话框。
如果安放相同元件，只要 按住Ctrl 键，同时用鼠标 拖动该元件复制即可。
半加器所需元件和端口包括：输入端口INPUT、 与门AND、异或门XOR、输出端口OUTPUT，它们都 在 Prim 库中。下图为半加器元件安放结果。
b. 添加连线到器件的管脚上
把鼠标移到元件引脚附近，则鼠标光标自动由箭头 变为十字，按住鼠标右键拖动，即可画出连线。
c. 标记输入/输出断口属性
双击输入端口的 “PIN-NAME”，当变成黑色时，即可输 入标记符并回车确认。输出端口标记方法类似。半加器的输 入端分别标记为 A、B ，输出端分别为 S、C 。
（3）保存文件
要保存文件，选择 FileSave As 选项，弹出 Save As 对话框。如图所示。
在 File Name 文本框 中输入 half_adder.gdf ， 并在 Directories 列表框中 选择文件的保存目录。
c. 如果不对适配器件的型号进行选择，该软件将自动 选择适合本电路的器件进行编译适配。
（2）编译适配 选择 MAX+plusⅡ\Compiler ，弹出 Compiler 窗口。
单击 Start 按钮开始编译并显示编译结果，生成 下载文件。如果编译时选择的芯片是 CPLD ，则生成 *. pof 文件；如果是 FPGA 芯片，则生成 *. sof 文件， 以备硬件下载编程时调用。同时生成 *. rpt 报告文件， 可详细查看编译结果。如果有错误待修改后再进行编 译适配。
（时钟周期倍数只能为整数倍），单击 OK 确认。
按同样的方法为B输入端添加激励信号，时钟周期倍数为A 输入端的2倍。这样我们就为A、B输入端分别添加了时钟周 期为200 ns和400 ns的激励信号。
（2）输入逻辑功能图元
打开原理图编辑器，进入原理图设计输入电路 编辑状态，如下图所示：
a. 如何放置器件 在原理图的空白处双击鼠标左键（或选择 Symbol
Enter Symbol 选项 ，弹出 Enter Symbol 对话框。 在光标处输入元件名称
或用鼠标点取（双击） 元件库。
选取元件后按下 ok 即可。
Project 3.b.N在amFeil对es 话列框表。框中选择 half_adder.gdf，然后单击 ok 按钮。
技巧：选择 FileProjectset project to current file选 项，可将当前的设计文件指定为当前项目。
此操作在你打 开几个原有项目文 件时尤为重要，否 则容易出错。
d. 单击 OK，窗口中列出了被仿真电路的输入、输出 端口。在本电路中，半加器的输出为网格状，表示未 仿真前其输出是未知的 。
调整管脚顺序 ：选中被调 整的管脚，并按住鼠标左键
拖动至相应位置即可
e. 电路输入端口添加激励信号
选中欲添加信号的管脚，窗口左边的信号源按钮变成可 操作状态。根据电路实际要求选择信号源种类。
a. 进入 Altera 软件包，打开 MAX+PLUSⅡ 9.5 软件
或双击
。
如图所示
b. 选择 FileNew 菜单，或单击 ，弹出 New 对话框。
c. 选中 Graphic Editor file （图形设计文件）单 选按钮。 •d.图在形下编拉辑表输框入中选择 .gdf •作符为号文编件辑的输扩入展名。单击 •ok文按本钮编。辑弹输出入Graphic •E波dit形or编窗辑口输。入
处可进行仿真时间的设置。
根据电路实际要求确定仿真时间的长短，在本设 计中我们选择软件默认的时间1μs即可观察到半加器的 4 个输出状态。
g. 为输入端口添加信号
选中A 输入端 然后点击窗口左侧的时钟信号
源图标
出现如图所示的对话框。 选择初始电平为“0”，时钟周期为“200 ns”，倍数为“1”
3. 电路仿真
（1）添加仿真激励信号 a. 选择 MAX+plus Wave Editor 选项，弹出波形编 辑窗口。
b. 将鼠标移至空白处并单击右键，出现对话框窗口 。
c. 选择 Enter Node from SNF 选项并按鼠标左键确认， 出现如图所示对话框。
单击 List 和 => 按钮，选择欲仿真的输入/输出端口。