实验二一位8421BCD码加法器的设计
数字电路课程设计之加减法运算电路设计(1)
设计资料1加减法运算电路设计1．设计内容及要求1.设计一个4位并行加减法运算电路，输入数为一位十进制数，且作减法运算时被减数要大于或等于减数。
2.led 灯组成的七段式数码管显示置入的待运算的两个数，按键控制运算模式，运算完毕，所得结果亦用数码管显示。
3.提出至少两种设计实现方案，并优选方案进行设计2.结构设计与方案选择2.1电路原理方框图电路原理方框图如下→ →图1-1二进制加减运算原理框图如图1-1所示，第一步置入两个四位二进制数（要求置入的数小于1010），如（1001）2和（0111）2，同时在两个七段译码显示器上显示出对应的十进制数9和7；第二步通过开关选择运算方式加或者减；第三步，若选择加运算方式，所置数送入加法运算电路进行运算，同理若选择减运算方式，则所置数送入减法运算电路运算；第四步，前面所得结果通过另外两个七段译码器显示。
即：若选择加法运算方式，则（1001）2+（0111）2=（10000）2 十进制9+7=16置数开关选择运算方式加法运算电路减法运算电路译码显示计算结果显示所置入的两个一位十进制数并在七段译码显示器上显示16.若选择减法运算方式，则（1001）2-（0111）2=（00010）2十进制9-7=2 并在七段译码显示器上显示02.2.2加减运算电路方案设计2.2.1加减运算方案一如图2-2-1所示：通过开关S2——S9接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U13和U15分别显示所置入的两个数。
数A 直接置入四位超前进位加法器74LS283的A4——A1端，74LS283的B4——B1端接四个2输入异或门。
四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关S6——S9，通过开关S6——S9控制数B的输入。
当开关S1接低电平时，B与0异或的结果为B，通过加法器74LS283完成两个数A和B的相加。
当开关S1接高电平时，B与1异或的结果为B非，置入的数B在74LS283的输入端为B的反码，且74LS283的进位信号C0为1，其完成S=A+B （反码）+1，实际上其计算的结果为S=A-B完成减法运算。
8421码检测电路的设计
数字电路与逻辑设计实验报告实验九8421码检测电路的设计姓名：_________学号：17XXXXXX班级：电子XXXX一、实验目的1. 了解检测电路的工作原理。
2. 进一步掌握同步时序电路的设计方法。
二、实验器件1、实验箱、万用表、示波器。
2、74LS73, 74LS74, 74LS00, 74LS20, 74LS197。
三、实验预习根据使用器件的不同, 我们可以设计出两种不同思路的电路. 米里时序电路:根据需求, 按照米里时序电路的设计流程得到触发器驱动方程. 首先画出状态转换图, 并对图做出适当简化.保留S0, S1, S3, S4 , S7, S8六个状态,并用3个JK触发器的2^3 = 8个状态中的6个表示它们,状态分配表如下图.将上面的状态转换和输出写成上述的代数形式有根据上表画出Q3,Q2,Q1,X的次态卡诺图, 并进而得到各个端口的驱动方程.Q1:化简得到Q1n+1 =Q2 n x Q——1——n + X——x Q2 n x Q1 n有J1 = Q2, K1 = (X——Q2)’Q2:化简得到Q2n+1 =Q——1——n x Q——2——n x Q——3——n + X——x Q2 n x Q——1——n 有J2 = Q——1——n x Q——3——n, K2 = (X——x Q——1——n)’Q3:化简得到Q3n+1 = Q——3——n Q1 n有J3 = Q1n, K3 = 1F:化简得到F = X Q3 n Q——1——n这样, 就能使用三个JK触发器构造一个8421码检测电路, 为保证正确性还可以添加一个74LS74触发器来保证X已经转变.用于仿真时的动态测试, 我们还需要一种16进制的串行输出计数器, 即按顺序串行输出0000->1000->0100…, 对每个数从最低位开始, 依次输出4个二进制数.我们可以借助计数器和寄存器实现该器件, 首先使用一个计数器实现4分频, 从已有的f频率,50占空比的时钟信号中获取f/4频率的, 12.5占空比的同相位脉冲信号. 再使用这两个时钟循环地执行计数->4次移位读数->置数的工作, 画出电路图如下所示.其输出波形的一个周期如下面的波形图所示:靠上信号为器件输出, 靠下信号为时钟脉冲, 容易看出经过64个时钟周期, 器件输出了从0000到1111的串行形式.把该输出作为8421检测电路的输入X, 得到电路图如下.其波形如下所示:可见在一整个0~15的序列中,只有6种数字引起了电路的非法脉冲, 分别是1010, 1011, 1100, 1101, 1110, 和1111, 仿真时由于给定时钟信号的固有问题, 无法从S0状态开始检验, 但仍然不影响我们仿真验证的完备性.摩尔型时序电路摩尔时序电路无需考虑输入,输出和状态之间的关系, 我们只需要使用寄存器和计数器来收集输入的信号, 并进行逻辑运算即可.我们使用3个JK触发器串行读取输入的X, 并设置计数器为4进制, 这样每当计数器从0计数到3时, 对三个触发器和X的状态执行一次逻辑运算, 如果满足”非BCD码”的条件,就输出一段脉冲.非BCD码的判断条件经化简后为: Q4(Q3+Q2)则输出脉冲信号的逻辑表达式: Q4(Q3+Q2)(QA QB)计数器清零条件:QC这样,使用3个JK触发器和一个197计数器, 就实现一个BCD码判断电路.使用上面的串行16进制输出器进行动态仿真,波形如下:其中最上面的波形为电路输出, 中间的波形为时钟信号, 下面的波形为串行16进制输出器产生的输入信号. 可见, 只有后6个波形出现非法脉冲, 判断电路正常工作.四、实验内容1、实验目的本实验要求设计一一个8421BCD码(串行输入)检测电路。
8421BCD码加法器
电子线路课程设计（报告）题目8421BCD码加法器院系物理与电子工程学院专业光电信息科学与工程班级Z052132 学号052513212学生姓名李晓刚指导教师徐竞日期2015年6月目录一题目要求与方案论证 (1)1.1 8421BCD码加法器 (1)1.1.1题目要求 (1)1.1.2 方案论证 (1)二电子线路设计与实现 (3)2.1 8421BCD码加法器的设计 (3)三结果与分析 (8)3.1 8421BCD码加法器的实现 (8)四总结与体会 (10)参考文献 (11)附录 (12)一题目要求与方案论证1.1 8421BCD码加法器1.1.1题目要求通过开关J1~J8分别设置2个4位8421BCD码输入，通过全加器，实现相加后的输出，结果采用数码管观察。
主要芯片：2个全加器（4008BD）、开关、数码管（2个），其他元件、门电路任选1.1.2 方案论证表1.1 4008BD功能表表1.2 74HC85AD的真值表表1.3 74LS48功能表由真值表可知：两个四位8421BCD码通过4008BD全加器相加后得到的是一个四位的8421码或五位的168421码，故不能直接通过两个数码管来显示出运算结果，所以要把计算结果转换为10进制，然后将个位和十位的数字分别由对应的8421BCD码通过译码器芯片74LS48,把运算结果用数码管显示出来。
如下表所示：表1.4 数制转换二电子线路设计与实现2.1 8421BCD码加法器的设计一、数据的产生与输入通过J1~J8八个单刀双掷开关在+5V和GND之间的切换来产生两个4位8421BCD码作为输入的数据，当开关打到+5V时输入数据1，打到GND时输入数据0。
其中J1~J4分别为数据A0~A3,J5~J8分别为数据B0~B3,且A3~A0、B3~B0的位权依次降低。
其电路图如下所示：图2.1.1 数据产生电路二、加法电路把上面得到的两个四位8421BCD码分别输入4008BD全加器的输入端A3~A0、B3~B0，同时CIN输入端接低电平。
数字逻辑电路与系统设计蒋立平主编习题解答
第4章习题及解答用门电路设计一个4线—2线二进制优先编码器。
编码器输入为3210A A A A ，3A 优先级最高，0A 优先级最低，输入信号低电平有效。
输出为10Y Y ，反码输出。
电路要求加一G 输出端，以指示最低优先级信号0A 输入有效。
题 解：根据题意，可列出真值表，求表达式，画出电路图。
其真值表、表达式和电路图如图题解所示。
由真值表可知3210G A A A A =。
(a)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000000000000000000000010100011111010110000103A 2A 1A 0A 1Y 0Y G真值表≥1&1Y 3A 2A 1&&1A 0Y &1GA 00 01 11 100010001111000000001101113A 2A 1A 0A 03231Y A A A A =+00 01 11 1000000011110001000011103A 2A 1A 0A 132Y A A =(b) 求输出表达式(c) 编码器电路图图 题解4.1试用3线—8线译码器74138扩展为5线—32线译码器。
译码器74138逻辑符号如图（a ）所示。
题 解：5线—32线译码器电路如图题解所示。
&&&&11EN01234567BIN/OCTENY 0&G 1G 2AG 2B42101234567BIN/OCTEN&G 1G 2A G 2B42101234567BIN/OCT EN&G 1G 2A G 2B42101234567BIN/OCT EN&G 1G 2A G 2B421A 0A 1A 2A 3A 4Y 7Y 8Y 15Y 16Y 23Y 24Y 31图 题解4.3写出图所示电路输出1F 和2F 的最简逻辑表达式。
实验二一位8421BCD码加法器的设计
实验⼆⼀位8421BCD码加法器的设计实验⼆⼀位8421BCD码加法器的设计⼀、实验⽬的1. 理解四位加法器7483和四位⽐较器7485的⼯作原理及使⽤2. 掌握⼀位8421BCD码加法器的⼯作过程3. 进⼀步熟悉Quartus软件的使⽤，了解设计的全过程，⼆、实验内容1.采⽤画原理图的⽅法设计⼀位8421BCD码加法器。
要求使⽤四位加法器7483和四位⽐较器7485及必要的逻辑门电路。
三、分析过程7483是四位⼆进制加法器，其进位规则是逢16进1。
⽽8421BCD 码表⽰的是⼗进制数，进位规则是逢10进1。
⽤7483将两个1位BCD码相加时，当和⼩于等于9时，结果正确；当和⼤于9时，需加6进⾏修正。
实验中要求使⽤7483、7485及必要的逻辑门完成。
由于7483通过输出引脚C4 S3 S2 S1 S o输出⼆进制的和，7485是四位⽐较器，关键在于如何通过7483及7485的输出判断何时应对结果修正以及如何修正。
由于两个1位⼗进制数相加时，和的取值范围是0—18,将该范围内各数值对应的⼆进制数和8421BCD码列表，以便寻找何时应对结果修正以及如何修正从表中分析可得出如下结论:当7483输出的⼆进制数的和为0---9时，即S3 S2 S1 SO W 9时结果正确，不需修正；当和为10-----15时S3 S2 S1 S）> 9时，需加6 修正，此种情况可将7483的输出S3 S2 S1 S0送⼊7485的输⼊引脚A3 A2 A1 A0 ,将1001（即⼙9）送⼊7485另⼀组输⼊引脚B3 B2 B1 B0, 若7485的输出A> B=1，则说明需加6修正；当和为16、17、18时，结果需加6修正。
此种情况7483的输出S3 S2 S1 S）v 9,但C4=1。
综合以上分析，当7483输出的⼆进制数的和S3 S2 S1 S）> 9或C4=1时结果需修正。
此修正的条件可通过7485的输出A> B和7483 输出的C4通过逻辑或门（OR1获得。
8421BCD码加法器
电子线路课程设计（报告）题目8421BCD码加法器系别物理与电子科学系专业电子科学与技术班级08电科（4）班学号*********学生姓名吴迪指导教师徐竞日期2010.7.10~2010.7.15目录一题目要求与方案论证 (2)1.1设计题目 (2)1.1.1题目要求 (2)1.1.2 方案论证 (2)二电子线路设计与实现 (4)2.18421BCD加法器的设计 (4)2.28421BCD加法器的构成 (5)三结果与分析 (9)3.1两个四位8421BCD码加法的实现 (9)3.2调试注意事项 (10)四总结与体会 (11)参考文献 (12)附录 (13)一题目要求与方案论证1.1设计题目8421BCD码加法器1.1.1题目要求通过开关J1~J8分别设置2个4位8421BCD码输入，通过全加器，实现相加后的输出，结果采用数码管观察。
主要芯片：2个全加器（4008BD）、开关、数码管（2个），其他元件、门电路任选1.1.2 方案论证表1.1 4008BD功能表表1.2 74HC4511功能表有真值表可知：两个四位8421BCD码相加后得到的是一个四位或五位的二进制数，不好直接通过两个数码管来显示运算结果，所以要考虑用两个4008BD全加器来把计算结果转换为8421BCD码来输入显示译码器，从而实现把运算结果用数码管显示出来。
如下表所示：表1.3 数制转换二电子线路设计与实现2.1 8421BCD加法器的设计一、根据题目要求得到其功能表如下：二、由表我们可以算出Y的表达式由前16项有（1）3210321032103210321032103231Y S S S S S S S S S S S S S S S S S S S S S S S S S S S S =+++++=+(2)由后10项有1O Y C ==由（1）（2）有Y=C O +S 3S 2+S 3S 1三、理论图图2.1 逻辑电路图2.2 8421BCD 加法器的构成一、数据的产生与输入通过J1~J8八个单刀双掷开关在+5V 和GND 之间的切换来产生两个4位8421BCD 码作为输入的数据，当开关打到+5V 时输入数据1，打到GND 时输入数据0。
数字电子技术基础实验指导书1
数字电子技术基础实验指导书实验一、认识实验一、实验目的：1、熟悉面包板的结构2、进一步掌握与非门、或非门、异或门的功能3、初步尝试在面包板上连接逻辑电路 二、实验用仪器：面包板一块 74LS00一块 74LS20一块74LS02（四二输入或非门）一块、 74LS86（四二输入异或门）一块 万用表一块 导线若干 稳压电源一台三、面包板和4LS00、74LS20、74LS02、74LS86的介绍： 1面包板上的小孔每5个为一组，其内部有导线相连。
横排小孔是4、3、4（3、4、3）的结构，即每5*4（5*3）、5*3（5*4）、5*4（5*3）组横排小孔内部有导线相连。
用到的双列直插式集成块跨接在凹槽两边，管脚插入小孔。
通常用面包板的上横排小孔接电源，用下横排小孔接地。
2、74LS00的内部结构示意图：74LS00的管脚排列如上图所示，为双列直插式14管脚集成块，是四集成二输入与非门。
74LS20是二四输入与非门。
VCC 3A 3B 3Y 4A 4B 4Y VCC 2A 2B NC 2C 2D 4Y1A 1B 1Y 2A 2B 2Y GND 1A 1B NC 1C 1D 1Y GND 74LS00 74LS20VCC 3Y 3B 3A 4Y 4B 4A VCC 3B 3A 3Y 4B 4A 4Y1Y 1A 1B 2Y 2A 2B GND 1A 1B 1Y 2A 2B 2Y GND四、实验内容与步骤：1、测试面包板的内部结构情况：用两根导线插入小孔，用万用表的电阻挡分别测试小孔组与组之间的导通情况，并记录下来。
2、验证与非门的逻辑功能：1）将4LS00插入面包板，并接通电源和地。
2）选择其中的一个与非门，进行功能验证。
3）、将验证结果填入表1： 表1其中，A 、B 1”时，输入端接电源；Y 是输出端，用万用表（或发光二极管）测得在不同输入取值组合情况下的输出，并将结果填入表中。
5）分析测得的结果是否符合“与非”的关系。
《EDA技术实用教程》习题解答
习题 5-6 根据图 5-23，写出顶层文件 MX3256.VHD 的 VHDL 设计文件。
第 1 章 概述
9
图 5-21 习题 5-4 图
解： VHDL 设计文件内容如下：
library ieee; use ieee.std_logic_1164.all;
entity exen is
port ( cl
: in std_logic;
clk0 : in std_logic;
out1 );
: out std_logic
out1 <= not tmp; end hdlarch; ⊕习题 5-5 给出 1 位全减器的 VHDL 描述。要求： (1) 首先设计 1 位半减器，然后用例化语句将它们连接起来，图 5-22 中 h_suber 是半减器，diffr 是输出差， s_out 是借位输出，sub_in 是借位输入。
解：
图 5-19 4 选 1 多路选择器
图 5-20 双 2 选 1 多路选择器
architecture hdlarch of MUXK is
signal tmp : std_logic;
begin
process(s0,a2,a3) begin
if s0 = '0' then
tmp <= a2;
else
解：用同步计数器来实现。（事实上要求设计的是一个袼雷码计数器）
考虑不同状态时，对应的 DFF 输入端的值：
实验BCD码加法器
实验二 文本输入方式设计数字逻辑电路一、实验目的：1、 掌握VHDL 语言的基本语法和设计文件的基本结构。
2、 掌握组合逻辑电路的特性及设计和调试方法。
3、 掌握时序逻辑电路的特性及设计和调试方法。
4、 掌握常用的组合逻辑电路和时序逻辑电路的设计方法。
二、实验的硬件要求：1、 EDA/SOPC 实验箱。
2、 计算机。
三、实验原理数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。
组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。
时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。
1、组合逻辑电路①组合逻辑电路的定义通常组合逻辑电路可以用图1.1所示结构来描述。
其中，X0、X1、…、Xn 为输入信号， L0、L1、…、Lm 为输出信号。
输入和输出之间的逻辑函数关系可用式1.1表示： ②组合逻辑电路的设计方法组合逻辑电路的设计任务是根据给定的逻辑功能，求出可实现该逻辑功能的最合理组 合电路。
理解组合逻辑电路的设计概念应该分两个层次：（1）设计的电路在功能上是完整的，能够满足所有设计要求；（2）考虑到成本和设计复杂度，设计的电路应该是最简单的，设计最优化是设计人员必须努力达到的目标。
在设计组合逻辑电路时，首先需要对实际问题进行逻辑抽象，列出真值表，建立起逻辑模型；然后利用代数法或卡诺图法简化逻辑函数，找到最简或最合理的函数表达式；根据简化的逻辑函数画出逻辑图，并验证电路的功能完整性。
设计过程中还应该考虑到一些实际的工程问题，如被选门电路的驱动能力、扇出系数是否足够，信号传递延时是否合乎要求等。
组合电路的基本设计步骤可用图1.2来表示。
③组合逻辑电路的特点及设计时的注意事项a)组合逻辑电路的输出具有立即性，即输入发生变化时，输出立即变化。
（实际电路中图 2.1 组合逻辑电路框图L0=F0(X0,X1,···Xn) · · ·Lm=F0(X0,X1,···Xn)（1.1）图 2.2 组合电路设计步骤示意图图还要考虑器件和导线产生的延时）。
四位二进制8421BCD码加法器
课程设计报告设计题目：四位二进制8421BCD码加法器学院: 理学院专业： 09电子信息科学与技术班级： 1班学号： 200931120102； 200931120103； 200931120105 姓名：陈俊宇陈明源邓坤勇电子邮件: 1205335255@qq。
com 时间: 2011年12月8日成绩：指导教师: 刘丹华南农业大学理学院应用物理系课程设计（报告）任务书题目四位二进制加法器任务与要求:运用电子器件和一些IC芯片设计一个四位二进制8421BCD码加法器。
用以实现两个四位二进制数8421BCD码的加法通过数码管显示相加所得的两位十进制数。
用八个开关的开闭控制电平的高低，用高电平表示1；用低电平表示0。
将输入的高电平接入74LS283加法器进行运算。
得到的结果，分别将高低位输入74LS248译码器输出到两个七段数码管.由数码管显示加法结果得到的BCD码。
学会数字信号芯片的原理和在实际中的应用.开始时间：2011年12月1日;结束时间：2011年12月13日四位二进制8421BCD码加法器学生：陈俊宇，陈明源,邓坤勇；指导老师：刘丹摘要:本设计通过八个开关将A3，A2，A1,A0和B3,B2，B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3，S2,S1,S0和向高位的进位C3各自分别通过一个 74LS248译码器，最后分别通过数码管实现二位BCD码显示。
关键词：加法器，译码器，数码管，ＢＣＤ码显示。
Abstract: the design through eight switch will A3， A2， A1， A0 and B3, B2, B1, B0 signal as addend and BeiJiaShu input four serial carry adder addition, will output signal S3, S2， S1, to carry high and S0 C3 their respective through a 74 LS248 decoder， finally, through the digital tube realize two BCD display。
BCD码加法器
+ 7 → + 0111
………… …………
13 1011
1101在8421BCD码中是非法码，结果错误，如果加6修正后，则产生了进位信号，且本位
1101
+ 0110
…………
1,0011
“0011”也是正确的。
③若和产生进位，则结果错误，也需加6修正。如
8 1000
+ 9 → + 1001
卓越工程师班第一次大作业
用四位全加器构成
一位BCD码加法器
班级：001111
作者：00111116 江新远
实现方式一：器件
一、问题
用四位二进制全加器74LS283构成一位8421BCD码加法电路
二、74LS283介绍
74LS283是TTL双极型并行4位全加器，，特点是先行禁卫，因此运算速度很快，其外形为双列直插。它有两组4位二进制数输入 ，一位低位向本位的进位输入 ，有一组二进制输出 ，一个最高位的进位输出，改器件所完成的4位二进制加法如图所示。
由于S是二进制的，所以最后取S的后四位加6就好。但是为防止S的后四位加6,仍然大于10，故先用S1等于S的后四位加6，然后再取S1的后四位。
附代码：
library ieee;
use fhomework1 is
port(a,b:in std_logic_vector(3 downto 0);
c:outbit;
………… …………
17 1,0001
虽产生了进位，但本位和不正确，若加6修正
1,0001
+ 0110
…生错误的原因是8421BCD码为十进制，逢十进一，而四位二进制数是逢十六进一，故二者进位关系不同。其中刚好相差6，故需加6进行修正。
项目二一位十进制加法计算器的逻辑电路设计与制作课件.ppt
任务二 译码器逻辑电路设计与制 作
【知识链接2：LED数码管及其驱动电路】
LED数码管（也称发光二极管数码管）是用显示数字、文字 和符号的常用器件。如图2-8所示。
LED数码管根据管内PN结的连接方式不同，可分为共阴数码 管和共阳数码管两种。共阴数码管就是管内所有PN结的阴极 都连在一起，如图2-9（a）所示。使用时应将共阴端接低电 平，阳极接显示译码器的哥哥输出端。共阳数码管就是管内 所有PN结的阳极都连在一起，如图2-9（b）所示。使用时应 将共阳端接高电平，阴极接显示译码器的各个输出端。
Li Ai Bi
Gi Ai Bi AiBi Ai Bi AiBi Mi AiBi
根据上面的表达式可画出如图2-21所示的逻辑电路图。
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仿真演练一 七段数码管显示电路
【技能目标】 （1）学会用字信号发生器。 （2）学会编码七段数码管。 （3）进一步会用逻辑分析仪。 【知识目标】 （1）掌握数码管的编码方法。 （2）掌握字信号发生器的使用方法。
4.活动提示
（1）为保证课堂效率，建议学生将前两次任务中制作的电路 保留并在此次任务中直接使用。
（2）此设计为组合逻辑，用集成逻辑门实现，设计方法可见 后面的知识链接。
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任务三 一位十进制加法器的逻辑 电路设计与制作
【知识链接1：半加器与全加器的基本知识 】
1.一位加法器 （1）半加器。 半加器的真值表如表2-7所示。表中的A和B分别表示两个相
3.实践活动要求
要求每人用逻辑门设计BCD编码器的控制电路，并在焊接板（ 或面包板）上将设计的电路搭建起来，然后调试并实现所要求 的功能。
4.实践仪器与元件
万用表、电烙铁、按钮开关10只，红色LED4只，集成逻辑门 若干，电阻、电容若干，导线，焊接板（或面包板），焊锡丝
用两片4位全加器74LS83和门电路设计一位8421BCD码加法器
用两片4位全加器74LS83和门电路设计一位8421BCD 码加法器
由于一位8421BCD 数A 加一位数B 有0到18这十九种结果。
而且由于显示的关系 当大于9的时候要加六转换才能正常显示，所以设计的时候有如下的真值表：
由前16项有 （1）
3210321032103210321032103231
Y S S S S S S S S S S S S S S S S S S S S S S S S S S S S =+++++=+
(2)由后10项有
1O Y C ==
由（1）（2）有Y =C O +S 3S 2+S 3S 1 理论图如下
由于用与非门比较方便所以我们选用了与非门电路 有以下两种选择：
(1)443424434244342Y=C +S S +S S =C +S S +S S C +S S +S S = 这种方式用一片74LS00和一片74LS10可以实现 (2)443424434244342Y=C +S S +S S =C +S S +S S C S S S S =∙∙
这种方式用两片74LS00可以实现
但是第一种方式简单所以我们选用了第一种方式得到了如下的理论图:
数A 数B
1
≥
实验器材：面包板、导线若干、7段数码管两个、74LS00 一片74LS83、两片74LS10、一片74LS48、电源、镊子、拔线钳、剪线钳等。
步骤： （1） 如图连线。
（由于8421BCD 的译码电路前面的实验已经做好所以可以
直接使用。
）
（2） 接上电源并测试。
（3） 查看是否与数A 加数B 的结果符合。
数A 数
B。
项目二一位十进制加法计算器的逻辑电路设计及制作
根据以上逻辑表达式可以绘制出8421BCD码编码器的逻辑电 路，如图2-3所示。 返 回 上一页
任务二 译码器逻辑电路设计与制 作
【技能目标】 能设计并使用译码器。
【知识目标】 （1）掌握编码技术。 （2）掌握集成LED译码器的使用方法。
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任务二 译码器逻辑电路设计与制 作
【实践活动】 1.实践活动任务描述
【实践活动】 5.活动提示
（1）LED正、负板间加正向电压时导通，一般电压大于2V 时发光，不加电压或加反向电压时不导通，LED不亮，应与 LED串联一100~1000 Ω的电阻保护LED不致因过流而损坏。 （2）10个按钮开关代表0~9这10个十进制数，输出4个信号 控制4个LED的显示。 （3）此设计为组合逻辑，用集成逻辑门实现，设计方法可见 后面的知识链接。
【技能目标】 能设计并制作BCD码编码器。 【知识目标】 掌握编码技术。 【实践活动】 1.实践活动内容
BCD编码器实验。
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任务一 BCD编码器的逻辑电路设 计与制作
【实践活动】 2.实践活动任务描述
在电路输入端按下代表0~9的任何一个按钮开关，在输出端， LED就会显示与该十进制数对应的二进制数值。任何时刻只允 许输入一个有效信号。
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任务三 一位十进制加法器的逻辑 电路设计与制作
【知识链接2：数据选择器、数据分配器及 数值比较器】
3.数值比较器 数据比较器是用来判断输入数据大小的逻辑器件，数值比较 器可以按位数分为一位数值比较器和多位数值比较器，首先 简要介绍一位数值比较器的功能和特点。 其真值表如表2-11所示。由真值表可以得到下列逻辑表达 式： Li Ai Bi
数字电路与系统设计实验报告
数字电路与系统设计实验报告学院：班级：姓名：实验一基本逻辑门电路实验一、实验目的1、掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。
2、熟悉TTL中、小规模集成电路的外型、管脚和使用方法。
二、实验设备1、二输入四与非门74LS00 1片2、二输入四或非门74LS02 1片3、二输入四异或门74LS86 1片三、实验内容1、测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。
2、测试二输入四或非门74LS02一个或非门的输入和输出之间的逻辑关系。
3、测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。
四、实验方法1、将器件的引脚７与实验台的“地（GND）”连接，将器件的引脚１４与实验台的十5Ｖ连接。
2、用实验台的电平开关输出作为被测器件的输入。
拨动开关，则改变器件的输入电平。
3、将被测器件的输出引脚与实验台上的电平指示灯(LED)连接。
指示灯亮表示输出低电平（逻辑为０），指示灯灭表示输出高电平（逻辑为1）。
五、实验过程1、测试74LS00逻辑关系（1）接线图（图中Ｋ1、Ｋ2接电平开关输出端，LED0是电平指示灯）（2）真值表2、测试74LS02逻辑关系（1）接线图（2）真值表3、测试74LS86逻辑关系接线图（1）接线图（2）真值表六、实验结论与体会实验是要求实践能力的。
在做实验的整个过程中，我们首先要学会独立思考，出现问题按照老师所给的步骤逐步检查，一般会检查处问题所在。
实在检查不出来，可以请老师和同学帮忙。
实验二逻辑门控制电路实验一、实验目的1、掌握基本逻辑门的功能及验证方法。
2、掌握逻辑门多余输入端的处理方法。
3、学习分析基本的逻辑门电路的工作原理。
二、实验设备1、基于CPLD的数字电路实验系统。
2、计算机。
三、实验内容1、用与非门和异或门安装给定的电路。
2、检验它的真值表，说明其功能。
四、实验方法按电路图在Quartus II上搭建电路，编译，下载到实验板上进行验证。
蒋立平数字逻辑电路与系统设计第4章习题及解答
第4章习题及解答4.1 用门电路设计一个4线—2线二进制优先编码器。
编码器输入为3210A A A A ，3A 优先级最高，0A 优先级最低，输入信号低电平有效。
输出为10Y Y ，反码输出。
电路要求加一G 输出端，以指示最低优先级信号0A 输入有效。
题4.1 解：根据题意，可列出真值表，求表达式，画出电路图。
其真值表、表达式和电路图如图题解4.1所示。
由真值表可知3210G A A A A =。
(a)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000000000000000000000010100011111010110000103A 2A 1A 0A 1Y 0Y G真值表1Y 3A 2A 1A 0Y GA 00 01 11 100010001111000000001101113A 2A 1A 0A 03231Y A A A A =+00 01 11 1000000011110001000011103A 2A 1A 0A 132Y A A =(b) 求输出表达式(c) 编码器电路图图 题解4.14.3 试用3线—8线译码器74138扩展为5线—32线译码器。
译码器74138逻辑符号如图4.16（a ）所示。
题4.3 解：5线—32线译码器电路如图题解4.3所示。
ENA 0A 1A 2A 3A 4图 题解4.34.5写出图P4.5所示电路输出1F 和2F 的最简逻辑表达式。
译码器74138功能表如表4.6所示。
&01234567BIN/OCTEN &CB A 421&F 1F 2174138图 P4.5题4.5解：由题图可得：12(,,)(0,2,4,6)(,,)(1,3,5,7)F C B A m A F C B A m A====∑∑4.7 试用一片4线—16线译码器74154和与非门设计能将8421BCD 码转换为格雷码的代码转换器。
蒋立平版数字逻辑电路与系统设计习题答案
蒋立平版数字逻辑电路与系统设计 第1章习题及解答1.1 将下列二进制数转换为等值的十进制数。
（1） （11011）2（2（10010111）2 （3） （1101101）2（4 （11111111）2 （5） （0.1001）2 （6 （0.0111）2 （7） （11.001）2 （8 （101011.11001）2题1.1 解： （1） （11011）2 =（27）10（10010111）2 =（151）10（3） （1101101）2 =（109）10 （11111111）2 =（255）10（5） （0.1001）2 =（0.5625）10 （0.0111）2 =（0.4375）10（7） （11.001）2 =（3.125）10 （101011.11001）2 =（43.78125）101.3 数。
（1） （1010111）2（110111011）2 （3） （10110.011010）2（4） （101100.110011）2 题1.3 解： （1） （1010111）2=（57）16 =（127）8（2） （110011010）2 =（19A ）16 =（632）8 （3） （10110.111010）2 =（16.E8）16 =（（4） （101100.01100001）2 =（2C.61）16 =1.5 将下列十进制数表示为8421BCD 码。
（1） （43）10 （95.12）10 （3） （67.58）10 （ （932.1）10题1.5 解：（1） （43）10 =（01000011）8421BC D（2） （95.12）10 =（10010101.00010010）8421BC D （3） （67.58）10 =（01100111.01011000）8421BC D （4） （932.1）10 =（1.7 将下列有符号的十进制数表示成补二进制数。
（1） +13 （2）−9 （3）+3 （4）−题1.7解：（1） +13 =（01101）2 （（10111）2（3） +3 =（00011）2 （（11000）21.9 用真值表证明下列各式相等。
数电课程设计-一位加法器
一、课程设计的目的课程设计是某门课程的总结性教学环节，是培养学生综合运用本门课程及有关先修课程的基本知识去解决某一实际问题的基本训练，加深对该课程知识的理解。
根据课堂讲授内容，学生做相应的自主练习，消化课堂所讲解的内容。
在整个教学计划中,它起着培养学生独立工作能力的重要作用。
通过本课程设计, 主要训练和培养学生的以下能力:1.查阅资料：搜集与本设计有关部门的资料(包括从已发表的文献中和从生产现场中搜集)的能力；2.方案的选择：树立既考虑技术上的先进性与可行性,又考虑经济上的合理性,并注意提高分析和解决实际问题的能力；3.迅速准确的进行工程计算的能力,计算机应用能力；4.用简洁的文字,清晰的图表来表达自己设计思想的能力。
二.课程设计的题目描述与要求题目:一位加法器要求：（1）利用基本逻辑门电路和编码器，译码器及计数器完成电路（2）用LED管显示三.课程设计报告内容1.设计方案的选定与说明我们要设计一个两个十进制数加法器(含进位位)，其中十进制数编码为8421码。
该系统共有九个输入(两个十进制数编码，一个进位输入)以及五个输出(十进制数和，一个进位输出)。
与其设计一个九输入系统，不如将其分解为几个小系统，使用我们已经设计好的4位二进制加法器(或使用实现4位二进制加法的芯片)。
假设未用到的输入不会出现。
2.论述方案的各部分工作原理（1）显示译码器：发光二极管构成的七段显示器有两种，共阴极和共阳极电路，共阴极电路中，七个发光二极管的阴极连在一起接低电平，需要某一段发光，就将相应二极管的阳极接高电平。
共阳极显示器的驱动则刚好相反，七段LED数码管的原理图如图1所示，具有4个输入端，7个输出端。
图 2为共阳共阴极接法。
其功能表见表1，表2。
图 1(a)共阳极接法（b）共阴极接法图 2表1表2（2）74LS83:根据四位全加器74LS83的功能,以及BCD码和余三码的定义，实现BCD码转换成余三码。
如图3所示。
用比较器构成用8421BCD码表示的一位十进制数四舍五入电路
电平、负载 能描述 性分析。后对电路
即测试参数。
的要求。
数字电路系统的基本电路分析
系统仿真分析 物理模型逻仿辑真模的型优仿点真是不具考虑器 有直观性件，的适物合理于参分数析特电性，只 路的行为按和照参逻数辑特图性、,真以值及表或 参数特性逻对辑行函为数特系性统的的影逻辑行 响。属为于仿底真层。仿属真于。高层仿真。
解：（1）由电路图得逻辑表达式
F AB BC AC AB BC AC
（2）由逻辑表达式得真值表 （3）功能分析： 多数输入变量为1，输出F为1； 多数输入变量为0，输出 F为0。
因此该电路为少数服从多数电路， 称表决电路。
真值表 ABC F 000 0 001 0 010 0 011 1 100 0 101 1 110 1 111 1
分析：半加器是将两个一位二进制数相加求得和及向高 位进位的电路。因此，有两个输入（加数与被加 数）及两个输出（和与进位） 。
解：（1）半加器真值表
设被加数和加数分别为A和B，和与进位分别为S、C，
真值表为：
输入
输出
被加数A 加数B 和S 进位C
（2）输出函数
0
0 00
0
1 10
1
0 10
S AB AB A B
数字电路 系统的基 本逻辑功 能结构， 即逻辑图 真值表逻 辑表达式
数字电路系统分析目的框图
实现数字 从物理模型 理想数字 主要是 电路确定
逻辑系统 和逻辑模型 电路（与 指逻辑 之后，对
的数字电 中提炼出来 电器特性 电平的 信号的条
路又叫物 的基本参数： 参数无关）高低， 件要求及
理模型 频率、时序、 的逻辑功 脉冲特 信号确定
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实验二一位8421BCD码加法器的设计
一、实验目的
1. 理解四位加法器7483和四位比较器7485的工作原理及使用
2. 掌握一位8421BCD码加法器的工作过程
3. 进一步熟悉Quartus软件的使用，了解设计的全过程，
二、实验内容
1.采用画原理图的方法设计一位8421BCD码加法器。
要求使用四位
加法器7483和四位比较器7485及必要的逻辑门电路。
三、分析过程
7483是四位二进制加法器，其进位规则是逢16进1。
而8421BCD 码表示的是十进制数，进位规则是逢10进1。
用7483将两个1位BCD码相加时，当和小于等于9时，结果正确；当和大于9时，需加6进行修正。
实验中要求使用7483、7485及必要的逻辑门完成。
由于7483通过输出引脚C4 S3 S2 S1 S o输出二进制的和，7485是四位比较器，关键在于如何通过7483及7485的输出判断何时应对结果修正以及如何修正。
由于两个1位十进制数相加时，和的取值范围是0—18,将该范围内各数值对应的二进制数和8421BCD码列表，以便寻找何时应对结果修正以及如何修正
从表中分析可得出如下结论:
当7483输出的二进制数的和为0---9时，即S3 S2 S1 SO W 9时结果正确，不需修正；当和为10-----15时S3 S2 S1 S）> 9时，需加6 修正，此种情况可将7483的输出S3 S2 S1 S0送入7485的输入引脚A3 A2 A1 A0 ,将1001（即卩9）送入7485另一组输入引脚B3 B2 B1 B0, 若7485的输出A> B=1，则说明需加6修正；当和为16、17、18时，结果需加6修正。
此种情况7483的输出S3 S2 S1 S）v 9,但C4=1。
综合以上分析，当7483输出的二进制数的和S3 S2 S1 S）> 9或
C4=1时结果需修正。
此修正的条件可通过7485的输出A> B和7483 输出的C4通过逻辑或门（OR1获得。
当OR1输出为1时需修正，当OR1输出为0时不需修正。
（分析出何时应对结果修正）
需再使用一片7483实现加6修正，将第一片7483输出的二进制数的禾口S3 S2 S1 S）送入第二片7483的输入引脚A3 A2 A1 A0 , 第二片7483的输入引脚B3 B2 B1 B0接入0、OR1输出、OR1输出、
0。
由于不需修正时，OR1输出为0,需修正时OR1输出为1,实现加6修正。
（分析了如何实现修正）
分析BCD码十位获得，当第一片7483输出的二进制数的和为0—16时，BCD码十位由第二片7483输出的C4获得，当第一片7483 输出的二进制数的和为16、17、18时，BCD码十位由第一片7483 输出的C4获得。
因此，BCD码十位由两片7483的C4经过逻辑或门
（OR2）获得。
四、原理图（粘贴QUARTUS中绘制的原理图）
五、功能仿真的波形图及说明（包含不需修正以及修正的情况）
六、实验体会与收获
说明发现问题以及解决的方法。