基于VerilogHDL的万年历(20210311075245)

基于Verilog HDL的万年历设计与总结报告题目名称：基于Verilog HDL的万年历研究设计报告人：___________________________________________ 院系/年级/专业：________________________指导教师：________________________________________ 制作日期：_____________________________基于Verilog HDL的万年历摘要基于Verilog HDL的万年历设计，主要完成的任务是使用Verilog语言，在Quartus2上完成电路设计，程序开发模拟，基于功能是能够显示/修改年月日时分秒。

电路设计模块：分频、控制、时间显示调整、时分秒、年月日、显示控制、译码器。

各个模块完成不同的任务，合在一起就构成了万年历电路设计。

软件模拟直接在Quartus2上进行。

随着科学技术的发展，时间观念越来越重，但是老式的钟表以及日历等时间显示工具已不合时宜。

对此，数字钟表的设计有了用武之地。

基于Verilog的万年历设计，采用软件开发模拟，开发成本低，而且在功能设计上有了很大的灵活度。

同时，该设计的精度远远超过钟表，并且不需要维修。

综上所述，本设计具有设计方便、功能多样、电路简洁、成本低廉等优点。

符合社会发展趋势，前景广阔。

关键词:万年历,Verilog HDL ，Quartus2Based on the design of the calendar Verilog HDL circuitAbstractThe cale ndar based on FPGA desig n, the main task is to use VTilog Ian guage, in the Quartus2 complete circuit desig n module is divided into several modules: point freque ncy, con trol and time display adjustme nt, arc, date, display, whe n con trol, decoder. Each module complete differe nt tasks, together they form a calendar system circuit design. Software simulation on directly in Quartus2.With the developme nt of tech no logy and scie nee, the con cept of time is more and more heavey, but old-fashi oned clock and cale ndar etc time display tools are not very good.Key words : Calendar,Verilog HDL , Quartus2目录摘要......................................................... ..1Abstract ......................................................................................................... .2第一章万年历发展介绍及Verilog HDL简介. (3)1.1万年历的发展.................................................. ..31.2Verilog HDL 简介 (4)第二章设计原理................................................ ..52.1组成模块................................................. ..62.2系统设计图............................................... ..7第三章各功能模块介绍 (8)第四章模拟仿真 (11)4.1年月日仿真 (12)4.2时分秒仿真 (13)总结结论 (14)参考文献 (15)第一章万年历的发展介绍及Verilog HDL简介1.1万年历的发展钟表、日历等的数字化大大方便了我们的日常生活，同时大大扩展了其功能，而这些功能的实现，均以钟表的数字化为基础的。

因此，研究数字化钟表以及扩大其应用，有现实意义。

此次设计与制作数字万年历就是为了了解数字钟的原理，从而学会制作。

通过它也可以进一步学习掌握各种逻辑电路与时序电路的原理与使用方法。

1.2 Verilog HDL 简介Verilog HDL 是一种硬件描述语言(HDL:Hardware DiscriptionLanguage)，是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。

前者由Gateway Desig n Automation 公司(该公司于1989 年被Cade nee 公司收购)开发。

两种HDL均为IEEE标准。

2.1组成模块根据一般EDA实验设备的输入/输出接口的容限，本设计采用8 只七段数码管分时完成时、分、秒或年、月、日的显示。

设计电路的计时器模块用于完成一天中的24小时计时；年月日模块接受计时器模块送来的“天”脉冲进行计数，得到日、月、年的显示结果；控制模块产生控制信号k,控制数码显示器显示年、月、日，还有显示时、分、秒，或是自动轮流显示；校时选择模块在k信号的控制下，选择将j1、j2和j3这3个校时按钮产生的信号是送到计时器模块的校秒、校分和校时的输入端，还是送到年月日模块的校天、校月和校年输入端；显示选择模块在k信号的控制下，选择是将计时器模块的时、分、秒状态信号，还是将年月日模块的年、月、日信号送到数码显示器显示。

2.2系统设计图系统流程图功能设计图第三章各功能模块介绍1•年月日模块设计基于Verilong HDL的年月日模块设计的源程序nyr2009.v如下: module nyr2009(clrn,clk,qn,qy,qr);in put clrn,clk;output[15:0] qn;output[7:0] qy,qr;reg [15:0] qn;reg[7:0] qy,qr;reg clk n, clky;reg[7:0] date;reg clk n1,clkn2,clk n3;〃初始化年脉冲//i nitial begin clk n1=1;clk n2=1;clk n3=1;e nd〃初始化年.月•日时间//in itial beg in qn二'h2000;qy=1;qr=1;e nd //日计数模块always @(posedge clk or negedge clrn) begi nif(~clr n) qr=1;elsebeg inif (qr==date) qr=1;else qr=qr+1;if(qr[3:0]=='ha)begi nqr[3:0]=0; qr[7:4]=qr[7:4]+1;endif(qr==date) clky=1;else clky=0;endend〃月计算模块always@(posedge clky or n egedge clr n) begi nif (〜clr n) qy=1;else begi nif (qy== '12) qy=1;else qy=qy+1；if (qy[3:0]==，ha) beginqy[3:0]=0; qy[7:4]=qy[7:4]+1;e ndif (qy== '12) clkn=1;else clk n=1; endend〃产生每月的天数alwaysbegi ncase(qy)'01: date二'31;'01: beginif((qn/4==0)&( qn/100!==0)|( qn/400==0)) date二'29; //整百的年份被400整除的，是闰年，其他如果不是整百的年份，直接被4整除的是闰年。

else date二'28; end'03: date二'31;'04: date二'30;'05: date二'31;'06: date二'30;'07: date二'31; '08: date二'31; '09: date二'30; '10: date二'31;'011:date二'30'12: date二'31;default:date二'30endcaseend〃年计数模块always@(posedge elkn or negedge clrn) begi nif (~elrn) qn[ 3:0]=0;else begin if (qn[3:0]==9) qn[3:0]=0;else qn[ 3:0]= qn[ 3:0]+1;if (qn[ 3:0]==9) clkn 仁0;else clk n1=1; endendalways@(posedge clk n1 or n egedge clr n) begi nif (~clrn) qn[ 7:4]=0;else begin if (qn[7:4]==9) qn[7:4]=0;else qn[ 7:4]= qn [7:4]+1;if (qn[ 7:4]==9) clkn2=0;else clk n2=1; endendalways@(posedge clkn2 or negedge clrn)begi nif (~clrn) qn[ 11:8]=0;else begin if (qn[11:8]==9) qn[11:8]=0;else qn [11:8]= qn [11:8]+1;if (qn[ 7:4]==9) clkn3=0;else clk n3=1; endendalways@(posedge clkn3 or negedge clrn)begi nif (~clrn) qn [15:12]=2;else if (qn[15:12]==9) qn[15:12]=0;else qn [15:12]= qn [15:12]+1;enden dmodule其中clrn是异步清除端，低电平有效；clk是时钟输入端，上升沿有效；qn[15..0]、qy[7..0]和qr[7..0]分别是年、月和日的状态输出端。