verilog学习笔记

学习Verilog HDL简谈

学习是一个慢长的过程不是一朝一夕的事情。我坚信自学是最好的老师。无论我们学什么都要有一个信心与奋斗目标。现在接合自己的真实的体会简谈一下学习Verilog HDL语言一些注意事项。希望对新上手学习Verilog HDL有一定的帮助。

我接触EDA设计主要是FPGA方面的。可以这样说对一个大专的学生来说是很难的从事这个方面的学习的。因为我们不仅要掌握硬件电路和软件设计知识而且还要拥有数字信号处理、系统分析、较强的高数知识。特别是在设计FPGA应用玩是无线通信领域时，对这方面的要求更高，此时我们也要掌握别一个数学工具软件就是矩形实验室软件（AMTLAB）的运用。而这些课程都是在本科高年级才开设的。如果我们想要从事这方面的设计就要慢慢的努力自学对与我一样的大专生来说。说到此就给大家推荐一个网址。在这个网站上有许多的教学视频，软件和文档资料都是免费的。比如说我们EDA所设计的软件知料几乎都可以找到在这个上面。

我是在学习VHDL和C语言后，接触这门语言的。说所以说，我就接合这三种语言来谈它们的基本区别思路。

我们在做任何系统设计时候，都要先学会硬件电路的规划。这里就不谈这个，我们常用的就是自己购买的实验开发板。如果自己做，有一点困难。主要是没有相关的设备。比如说我们学校吧，做PCB板就只可以做单面的。而EDA项目板都采用的是双层以上的板设计。如

果拿到工厂去就是很贵了，接下来就是焊接了，这方面也是一个难点，FPGA/CPLD/DSP这些元件的管脚都很多的。因此建议新手去买开发板。一个好的开发板就可以省去你做实验和开发项目许多的时间。我就说这样一个例子吧！上一学期，我们做实习项目就是一个多人抢答器。因为自己比较了解自己的实验板，所以说就按照自己硬件资源设计但是结果是程序很长，调试不方便。主要原因就是资源不足，不足就要想办法弥补。这就增加了困难和延长了时间。最后老师让我用学校的因资源充足所以代码也少许。最后只有我与另一个同学成功完成了这个项目的设计且实习老师打出了98分的高分。我说这个意思就是我们在做项目设计首先要规划好的硬件电路，我们编程出来的结果最终是在硬件电路上实现的。在那个时候，我们只能够修改程序来适应硬件电路。

我们无论学习VHDL和Verilog HDL设计还是阅读他们的程序时候，我们头脑第一反映就要有一个模块形状。简说就是一块集成块，有多少个管脚，哪些输入和输出，每个有什么作用有一个整体的把握。说起模块，我就再多说一点。我们在学习硬件电路的设计为了以后的工作，我们就必须要对这两种语言熟练一种，了解一种。这就要看个人的喜好了。一个项目的设计都是与多人的合作的成果。为了便宜与团队工作就必须要这样的。这也是我最后接触Verilog HDL的原因。

在学习这门语言基本就是要把握思路。在心中要劳记一些结构。如定义一个任务的结构如下：

task 任务名

定义端口类型（如input ,output ,inout）

数据类型（如reg,wire,parameter）

任务体(常用块语言begin………end和fork……………..join)

endtask

要区别C，VHDL ，与Verilog HDL的区别。如：在C语言中有这样的形式if(a>b) y=1;和if if(a>b) y=1;else y=0;在C语言中就是相等的。但是在Verilog HDL就是的，因为前者要引起竟争就会产生x输出。我们在VHDL中也这样说到，为了避免产生多的寄存器也不用这种少else 的。我们学习要学会正迁引。要常常总结才能更好的掌握其区别的。符号的区别。在预编译时有这样一个符号“’”我们在书上看如’define。但是一定要记住我们在写程序的时候，不是这个符号而是这个符号“`”如`define。这个符号键位于ESC键正下方那个。当初我也犯了这样的一个错误。

真值表的记忆要找规律。如“==”和“|”真值表。

== 0 1 x z

0 1 x x x

1 x 1 x x

X x x 0 x

Z x x x 0

| 0 1 x z

0 x 1 x x

1 1 1 1 1

X x 1 x x

Z x 1 x x

以上的规律我相信大家会看出来吧。与的规律只要有1两者之一，就为1，其他都是未知x。

最后给大家推荐两本书。VHDL学习可以看一看由电子工业出版社出版的《VHDL数字电路设计教程》，由Volinei A.Pedroni著的。而Verilog HDL可以看一看《Verilog HDL与数字电路设计》由王冠编的。以上是自己的体会，有什么不足的还请朋友了解给予指出。我还是一在校的大专生。