Verilog可综合与不可综合语句汇总
可综合的Verilog语法子集总汇
常用的RTL语法结构如下：☆模块声明：module……endmodule☆端口声明：input,output,inout（inout的用法比较特殊，需要注意）☆信号类型：wire,reg,tri等，integer常用语for语句中（reg,wire时最常用的，一般tri和integer 不用）☆参数定义：parameter☆运算操作符：各种逻辑操作符、移位操作符、算术操作符大多时可综合的（注：===与！==是不可综合的）☆比较判断：if……else,case(casex,casez)……default endcase☆连续赋值：assign,问号表达式（？：）☆always模块：（敏感表可以为电平、沿信号posedge/negedge；通常和@连用）☆begin……end（通俗的说，它就是C语言里的“{ }”）☆任务定义：task……endtask☆循环语句：for（用的也比较少，但是在一些特定的设计中使用它会起到事半功倍的效果）☆赋值符号：= 和<= （阻塞和非阻塞赋值，在具体设计中时很有讲究的）可综合的语法时verilog可用语法里很小的一个子集，用最精简的语句描述最复杂的硬件，这也正是硬件描述语言的本质。
对于做RTL级设计来说，掌握好上面这些基本语法是很重要。
相信大家在看了这么多了verilog语法书籍以后一定有点烦了，那么现在我告诉大家一个好消息，对于一个RTL级的设计来说，掌握了上面的语法就已经足够了，无论多么牛逼的工程师，在他的代码里无非也就是上面一些语法而已。
当然了，对于一个能够进行很好的仿真验证的代码，一般还需要在RTL级的设计代码中添加一些延时之类的语句，比如大家一定知道#10的作用，就是延时10个单位时间，这个语句虽然在仿真的时候是实实在在的延时，但是这个语句在综合后是会被忽略的，也就是说在我们综合并且布局布线最后烧进FPGA里，这个#10的延时是不会在硬件上实现的。
所以说，上面给出的这些语法才是可以最后在硬件上实现的，其它的语法大多会在综合后被忽略。
可综合的verilog
Function和task有的工具支持，有的工具不支持，一般函数描述纯组合逻辑可以综合。
1. 可综合1. 所有综合工具都支持的结构[plain]view plaincopy1.always,assign,begin,end,case,wire,tri,aupply0,supply1,reg,integer,default,for,function,and,nand,or,nor,xor,xnor,buf,not,bufif0,bufif1,notif0,notif1,if,inout,input,instantitation,module,negedge,posedge,operators,output,parameter有些工具支持，有些工具不支持：casex,casez,wand,triand,wor,trior,real,disable,forever,arrays,memories,repreat,task,while 2. 建立可综合模块的原则1. 不要用initial（FPGA上电时初始状态不定，一般需要上电复位信号，在复位信号有效的时候进行初始化，上电复位信号可以由外部手动输入，也可以系统自己产生，转一篇博客，P.S.现在的综合软件功能已经足够强大，即使写了initial语句，在ISE13.3中仍然是可综合的，而且没有warning和info的提示）2. 不使用#10（在仿真中有用，实际在硬件上不会实现）3. 不使用循环次数不定的循环语句，如forever、while等4. 不使用用户自定义原语（UDP原件）5. 除非是关键路径设计，一般不采用调用门级原件描述的设计的方法，建议采用行为语句完成设计6. 尽量使用同步方式设计电路7. 用always语句描述组合逻辑时，在敏感信号列表中要列出所有输入信号8. 所有的内部寄存器都应该可以被复位，在FPGA设计时应尽量使用器件的全局复位端信号作为系统的总复位9. 时序逻辑使用非阻塞赋值，组合逻辑使用阻塞赋值，同一过程块中不要同时使用阻塞和非阻塞两种方式10. 不要在不同的always过程块中对同一变量赋值（否则综合时会提示有多驱动源错误，multiple source），对同一赋值对象，不能既使用阻塞赋值，又使用非阻塞赋值11. 如果不打算把变量综合成锁存器，在if语句或case语句的所有分支中都要对变量明确赋值（不能省去else或default，原理：在省去的情况下，变量的值会保持原来的值不变，所以系统会综合出一个锁存器）12. 避免混合使用上升沿和下降沿触发器13. 同一变量的赋值不能受多个时钟控制，也不能受两种不同时钟条件（或不同时钟沿）控制14. 避免在case语句中使用x或z值2. 不可综合1. 所有综合工具都支持的结构[plain]view plaincopy1.time,defparam,$finish,fork,join,initial,delays,UDP,wait2. 不可综合语句1. initial 只能在Testbench中使用，不能综合2. events 在Testbench中更有用，不能综合3. real 不支持real类型的综合4. time 不支持time类型的综合5. force 和release6. assign 和deassign不支持对reg类型的数据进行assign和deassign综合，支持对wire类型进行assign和deassign的综合7. fork join 不可综合，可以用非块语句达到同样的效果8. primitives 支持门级原语综合，不支持非门级原语综合9. table 不支持table和UDP的综合10. 敏感符列表中同时有posedge和negedge，如always @ ( posedgeclk ornegedgeclk ) begin ...end11. 同一个reg被多个always块驱动12. 延时，不可综合为硬件电路延时，综合工具会忽略延时，但是不会报错13. 与x、z比较，综合工具会忽略，所以要保证信号只有两个状态，0或1。
verilog语言的综合与不可综合
Verilog的综合与不可综合综合说明编的代码可以对应出具体的电路，不可综合说明没有对应的电路结构。
不可综合的代码编译通过，只能看到输出，不能实现电路，就是不能用来制作具体的芯片。
一、基本Verilog中的变量有线网类型和寄存器类型。
线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。
二：verilog语句结构到门级的映射1、连续性赋值：assign连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。
因些连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。
Assign语句中的延时综合时都将忽视。
2、过程性赋值：过程性赋值只出现在always语句中。
阻塞赋值和非阻塞赋值就该赋值本身是没有区别的，只是对后面的语句有不同的影响。
建议设计组合逻辑电路时用阻塞赋值，设计时序电路时用非阻塞赋值。
过程性赋值的赋值对象有可能综合成wire,latch,和flip-flop，取决于具体状况。
如，时钟控制下的非阻塞赋值综合成flip-flop。
过程性赋值语句中的任何延时在综合时都将忽略。
建议同一个变量单一地使用阻塞或者非阻塞赋值。
3、逻辑操作符：逻辑操作符对应于硬件中已有的逻辑门4、算术操作符：Verilog中将reg视为无符号数，而integer视为有符号数。
因此，进行有符号操作时使用integer,使用无符号操作时使用reg。
5、进位：通常会将进行运算操作的结果比原操作数扩展一位，用来存放进位或者借位。
如：Wire [3:0] A,B;Wire [4:0] C;Assign C=A+B;C的最高位用来存放进位。
6、关系运算符：关系运算符：<,>,<=,>=和算术操作符一样，可以进行有符号和无符号运算，取决于数据类型是reg，net还是integer。
7、相等运算符：==，！=注意：===和！==是不可综合的。
可以进行有符号或无符号操作，取决于数据类型8、移位运算符：左移，右移，右边操作数可以是常数或者是变量，二者综合出来的结果不同。
Verilog设计的可综合性与问题分析
Verilog设计的可综合性与问题分析前⾔⽤Verilog HDL编写的设计模块最终要⽣成实际⼯作的电路,因此,设计模块的语法和编写代码风格会对后期电路产⽣影响,所以,若要编写可实现的设计模块,就需要注意⼀些问题可综合语法可综合的设计是最终实现电路所必需的,所以弄清哪些语法是可综合的,哪些语法是不可综合的⾮常有必要，⽽且设计者也必须知道⼀个代码能否被综合成最终电路；例如：写⼀个简单的除法a/b,想妄图直接通过综合⼯具⽣成⼀个除法器是不现实的，还有有符号数和浮点数的时候也需要注意。
总之，设计者的思路定要从软件⾓度转变到硬件⾓度,很多在软件中可以直接使⽤的情况到了硬件电路就需要从很底层的⾓度来编写。
可综合的语句有：1）module 与 endmodule 模块声明的关键字2）输⼊input，输出output和双向端⼝inout的声明3）变量类型reg，wire，integer4）参数parameter和宏定义define5）所有的Verilog HDL内建门，如：add,or之类的门6）数据流语句assign语句7）⾏为级中敏感列表⽀持电平和边沿变化，类似posedge,negedge8）always，function可以被综合，task中如果不含延迟可以被综合9）顺序块begin……end可以被综合10)if和 case语句可以被综合不可被综合的语句在Verilog HDL中不可被综合的语法这⾥也简单列出来：(1)初始化initial结构不能被综合,电路中不会存在这样的单元。
电路中⼀旦通电就会⾃动获得初始值,除此之外时序电路可以⽤复位端完成初始化组合,电路不需要初始化(2）#带来的延迟不可被综合。
电路中同样也不会存在这样简单的延迟电路,所有的延迟都要通过计时电路或交互信号来完成(3）并⾏块fork…join不可被综合,并⾏块的语义在电路中不能被转化(4）⽤户⾃定义原语UP不可被综合(5）时间变量time和实数变量real不能被综合(6） wait ,event , repeat ,forever等⾏为级语法不可被综合(7）⼀部分操作符可能不会被综合,例如,除法/操作和求余数%操作补充：综合⼯具也在不断更新和加强,有些现在不能被综合的语法慢慢地会变得可以综合,像⽐较简单的initial结构在⼀些 FPGA⼯具中也可以被识别,同时能被转化为电路形式。
可综合的verilog语句
可综合的verilog语句（原创版）目录1.Verilog 语言概述2.Verilog 语句的分类3.可综合的 Verilog 语句4.应用举例正文1.Verilog 语言概述Verilog 是一种硬件描述语言，主要用于数字系统硬件的描述、模拟和验证。
它最初由 Phil Moorby 在 1983 年开发，后来由 Cadence 公司进行商业化推广。
Verilog 具有易学易用、功能强大的特点，广泛应用于集成电路设计、计算机体系结构、数字信号处理等领域。
2.Verilog 语句的分类Verilog 语句主要分为两大类：行为描述语句（Behavioral Description）和结构描述语句（Structure Description）。
行为描述语句主要用于描述数字电路的功能和行为，包括 always 语句、initial 语句等；结构描述语句主要用于描述数字电路的物理结构，包括 module 语句、wire 语句等。
3.可综合的 Verilog 语句可综合的 Verilog 语句是指在数字集成电路设计中，可以被合成器（Synthesizer）转换为实际硬件电路的 Verilog 语句。
这类语句主要包括以下几类：（1）简单的逻辑门和寄存器：如与门、或门、非门、与非门、或非门、异或门等，以及触发器、计数器、寄存器等。
（2）各种运算和操作：如算术运算（加、减、乘、除等）、关系运算（大于、小于、等于、不等于等）、位运算（按位与、按位或、按位异或、取反等）、移位运算等。
（3）控制结构：如 if-else 语句、case 语句、for 循环、while 循环等。
（4）其他：如声明、实例化、端口定义、模块调用等。
4.应用举例以下是一个可综合的 Verilog 语句示例，用于实现一个 4 位全加器的功能：```verilogmodule full_adder(input a, input b, input cin, output sum, output cout);assign sum = a ^ b ^ cin; // 异或运算实现和assign cout = (a & b) | (a & cin) | (b & cin); // 与、或运算实现进位endmodule```在这个例子中，我们声明了一个名为 full_adder 的模块，包含两个输入端口 a、b，一个输入端口 cin，以及两个输出端口 sum 和 cout。
Verilog可综合与不可综合语句汇总
1) 所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。
(2) 所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。
(3)有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。
建立可综合模型的原则要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：(1)不使用initial。
(2)不使用#10。
(3)不使用循环次数不确定的循环语句，如forever、while等。
(4)不使用用户自定义原语(UDP元件)。
(5)尽量使用同步方式设计电路。
(6) 除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。
(7)用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。
(8)所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。
(9)对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。
对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。
但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。
(10)不能在一个以上的always过程块中对同一个变量赋值。
Verilog语法知识点总结（转）
Verilog语法知识点总结（转）1.1 概述条⽬说明分类1>> ⾯向设计的语句； // 可综合。
2>> ⾯向测试的语句； //testbench ，不可综合。
特点设计语句 assign ， always ，模块例化，都对应实际电路，并⾏执⾏。
构造1.2 模块 Module条⽬说明模块名（端⼝列表）整个电路的外特性，抽象为⿊盒⼦；端⼝⽅向input ， output ； inout ；端⼝类型wire ， reg ；端⼝类型是 wire 时可以省略。
例： input a ； // 端⼝⽅向为输⼊，类型默认为 wire ；1.3 数据类型1.3.1 wire/reg 线⽹wire 和 reg 都是线类型，⼯程上没区别；只是 always/initial 模块中输出定义需要为 reg 型；注意：不要将 reg 类型与 D 触发器混淆， reg 理解为因为代码所产⽣的。
例如：wire [7:0] a; // 定义了 8 位的 wire 型数据wireb; // 定义了 1 位的 wire 型数据reg [3:0]sum ； // 定义了⼀个 4 位的 reg 型数据1.3.2 常量类型格式说明parameter parameter 数据名 = 表达式parameterMSB = 7 ；// 定义参数 MSB 为常量 7 ；推荐⼤写；常量< 位宽 >< 进制 >< 数字 >⼆进制： B 或 b ；⼗进制： D 或 d ；⼋进制： O 或 o ；⼗六进制： H 或 h ；8’b1010_1100 (‘b 表⽰⼆进制 )下画线“ _”, 提⾼阅读性。
< 数字 >默认⼗进制；4 值逻辑0 ： Logic Low低电平；1 ： Logic High⾼电平；x ： Unknow ；不确定；z ： High Impedance ；⾼阻态； // 三态门1.4 运算符1.4.1 概述运算符说明算术运算符＋ ( 加 ) ， - （减）， * （乘）， / （除）， % （取模）；每个运算符在电路中都是个模块，如加法器，减法器；！注意：除法，除 2^n ，是移位运算，浮点运算就复杂了，因此浮点运算要专⽤除法器；关系运算符>, <, >=, <= ， == （相等），！ = （不相等）；逻辑运算符&& （逻辑与） . || （逻辑或） , ! （逻辑⾮）；条件判断语句中，为避免歧义，逻辑运算符⼆边推荐为 1bit ；位运算符& （与）， | （或）， ~ （⾮） , ^ （异或） ; ~^ （同或）；移位运算符<< （左移）， >> （右移）；归约操作& ， ~& ， | ， ~| ， ^, ~^;//unary reduction ；条件运算符？：拼接运算符{}//{3{a[0]}}: 代表 3 根同样的 a[0] 线， {a[0],a[0],a[0]} 1.5 设计语句1.5.1 assign （连续赋值）实例说明assigny = ~ b ；assign out = a==1 && c==1 ；assign f =sel ？ a ： b ；>> 实现可以⽤布尔函数描述的组合逻辑电路；>>“=” 后⾯可以是任何布尔函数；>> 并⾏执⾏；典型错误 1 ：assigna = b + a;避免出现反馈电路：变为了不可知时序逻辑电路；1.5.2 always （过程块）a、赋值赋值⽅式说明= ，阻塞赋值always @ （ a or b or C or … ）begin语句块（ = ， if 语句， case 语句）end实现：组合逻辑电路；（注意！禁⽌⽤于时序逻辑电路）always 块内，阻塞赋值：是顺序执⾏（类似 C ）；敏感表： @ （ * ） //“*” ⾃动添加相关输⼊信号；敏感表： @ （ * ） //“*” ⾃动添加相关输⼊信号；避免出现 Latch （锁存器）分⽀语句（ if 语句， case 语句）条件不满时，会在电路中⾃动⽣成锁存器来保存不满⾜条件的值，因此要补全 if-else ，和 case 的 defalut 语句；<= ，⾮阻塞赋值always @ （ posedge clk or negedge rst_n ）begin语句块（ <= ， if 语句， case 语句）end实现：时序逻辑电路；（注意！禁⽌⽤于组合逻辑电路）always 块内，阻塞赋值：并⾏执⾏；b、if 语句条⽬说明格式 1if( 条件 )begin 语句 1;语句 2 ；endelse begin语句 1 ；语句 2 ；end格式 2if( 条件 )begin 语句 1;语句 2 ；endelse if begin 语句 1 ；语句 2 ；endelse begin语句 1 ；语句 2end特点分⽀语句，各个分⽀条件不同；顺序执⾏判断；注意if-else 成对使⽤；c、case 语句条⽬说明格式case( 表达式 )常量表达式 1:begin 语句；end常量表达式 2:begin 语句；end常量表达式 3:begin 语句；enddefault ：语句；endcase特点分⽀语句，各个分⽀条件相同；并⾏执⾏判断；注意default 语句不可省略；d、代码 & 硬件条⽬说明映射赋值语句 -> 逻辑函数； // 加法器，减法器等；边沿型条件分⽀ -> D 触发器；条件分⽀ -> 多路选择器；⽰例1.5.3 模块例化a、作⽤系统设计时，建议遵循以下设计原则：b、常见的典型错误如下所⽰：1.5.4 全加器全加器顶层： w1 ， w2 ， w3 ：模块之间连线；半加强： 2 种描述⽅法，如下：描述⽅式描述⽅式说明位置关联AND u1(a, b, and_out);名字关联AND u1(.a(a), .b(b), .o （ and_out ） ); // 推荐使⽤1.6 测试语句1.6.1 结构Testbench1.6.2 特殊符号语句说明`< 标识符 >表⽰：编译引导语，⽤于指导仿真编译器在编译时采取⼀些特殊处理；编译引导语句⼀直保持有效，直到被取消或重写；`timescale `timescale < 时间单位 >/< 时间精度 >例 1 ：`timescale 1ns/1ns // 时间单位 1ns ；时间精度 1ns ；#2 // 延时 2 ×1=2ns ；#2.1// 延时 2.1 × 1 = 2.1ns, 精确到 1ns ，为 2ns ；例 2 ：`timescale 1ns/100ps // 时间单位 1ns ；时间精度 100ps ；#2 // 延时 2 ×1= 2ns ；#2.1// 延时 2.1 × 1 = 2.1ns, 精确到 100s ，为 2.1ns ；`define`include`include “global.v”包含另⼀个⽂件，完整拷贝过来；`restall把所有设置的编译引导恢复到缺省状态；#<num>;#10; // 延迟 10 个时间单位1.6.3 语句语句说明initial 块语句：只执⾏⼀次， always 循环执⾏；不可综合；作⽤：initial产⽣激励信号；检查输出波形；赋初值；forever // 产⽣周期信号：intial beginclk = 0 ；forever#10 clk = ~clk; // 时钟信号end1.6.4 系统任务和函数条⽬说明$< 标识符 >表⽰ Verilg 的系统任务和函数$time当前的仿真时间$display 显⽰信号值变化：只执⾏⼀次，打印当前时刻；$display($time, “b% %b %b” ， rst,clk,dout);$monitor 监视信号值变化：所有过程时刻；$monitor($time, “b% %b %b” ， rst,clk,dout);$stop暂停仿真$finish结束仿真，释放电脑资源；1.7 代码模板1.7.1 组合逻辑电路条⽬说明assign assign add_cnt = flag==1; // ⽤于简单的组合逻辑电路；always always @(*)begin// 统⼀采⽤“ *” 为敏感列表；（ =,if,case ）语句； // 只能使⽤“ =” 赋值end1.7.2 时序逻辑电路a、计数器模板 13 段式模板模板 1always @( posedge cllk or negedge rst_n) begin1计数段always @( posedge cllk or negedge rst_n) begin if (!rst_n)cnt <= 0; // 初值规定为 0else if (add_cnt)begin// 【位置 1 】if(end_cnt)cnt <= 0;elsecnt <= cnt + 1;endend2加 1 条件assingadd_cnt = d==1; //d==1 ：什么时候开始数脉冲3结束条件assing end_cnt = add_cnt&& cnt == X-1; // X: 数多少个脉冲b、计数器模板 23 段式模板模板 11计数段always @( posedge cllk or negedge rst_n) begin if (!rst_n)cnt <= 0; // 初值规定为 0else if (add_cnt) begin// 【位置 1 】if(end_cnt)cnt <= 0;elsecnt <= cnt + 1;endelsecnt <= 0; // 不连续，需要清 0 时，使⽤模板 2 ；end2加 1 条件assingadd_cnt = d==1; //d==1 ：什么时候开始数脉冲3结束条件assing end_cnt = add_cnt&& cnt == X-1; // X: 数多少个脉冲c、 4 段式状态机模板段号代码// 初始化，次态赋值给现态，明确当前状态；1always @(posedge clk or negedge rst_n) begin if(!rst_n)state_c <= S00;// 初始状态elsestate_c <= state_n;end2always @( * ) begin // 组合逻辑，描述状态转换⽬标case(state_c)S00: beginif(s00_s20_start) // 条件名 S00->S20state_n = S20;elsestate_n = state_c; // ⽅便拷贝endS20: beginif(s20_s21_start)state_n = S21;elsestate_n = state_c;endS21: beginif(s21_s00_start)state_n = S00;elsestate_n = state_c;enddefault: beginstate_n = S00;endendcaseend3// 具体的转换条件内容assign s00_s20_start = state_c==S00&& ( 条件 ) ；assign s20_s21_start = state_c==S20&& ( 条件 ); assign s21_s20_start = state_c==S21&& ( 条件 );4根据转态设计输出：1 个 always 设计 1 个输出信号；1.7.3 Testbencha、框架条⽬内容模块名`timescale 1 ns/1 nsmodule testbench_name();信号定义reg clk ; // 时钟reg rst_n; // 复位reg[3:0] din0 ; //uut 的输⼊信号，定义为 reg 型，在 initial 中reg din1 ;wire dout0;//uut 的输出信号，定义为 wire 型wire[4:0] dout1;parameter CYCLE = 20; // 参数定义，⽅便修改；parameter RST_TIME = 3 ;待测模块例化module_name uut( // 统⼀采⽤名字关联.clk ( clk ),.rst_n ( rst_n ),.din0 ( din0 ),.din1 ( din1 ),.dout0 ( dout0 ),.dout1 ( dout1 ));激励产⽣// 复位，时钟，等显⽰输出结果$display // 类似 printf ；b、复位复位initial beginrst_n = 1;#2;rst_n = 0;#(CYCLE*RST_TIME);rst_n = 1;endc、仿真时钟仿真时钟initial beginclk = 0;forever#(CYCLE/2)clk=~clk;endd、激励信号激励信号initial begin#1;// ⽅便观测din1 = 0; // 赋初值#(10*CYCLE);// 开始赋值end以上就是总结的 Verilog 语法相关知识点，转⾃明德扬论坛。
verilog语句可综合vs不可综合
1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，supply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。
2）所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。
3）有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。
建立可综合模型的原则要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：1）不使用initial。
2）不使用#10。
3）不使用循环次数不确定的循环语句，如forever、while等。
4）不使用用户自定义原语（UDP元件）。
5）尽量使用同步方式设计电路。
6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。
7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。
8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。
9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。
对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。
但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。
10）不能在一个以上的always过程块中对同一个变量赋值。
verilog不可被综合的语句
verilog 不可综合语句总结汇总2009-04-20 18:37（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。
（2）所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。
（3）有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。
建立可综合模型的原则要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：（1）不使用initial。
（2）不使用#10。
（3）不使用循环次数不确定的循环语句，如forever、while等。
（4）不使用用户自定义原语（UDP元件）。
（5）尽量使用同步方式设计电路。
（6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。
（7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。
（8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。
（9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。
对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。
但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。
verilog综合心得
综合：不可综合的运算符：= = = ，!= =，/（除法），%（取余数）。
1、不使用初始化语句。
2、不使用带有延时的描述。
3、不使用循环次数不确定的循环语句，如：forever、while等。
4、尽量采用同步方式设计电路。
5、除非是关键路径的设计，一般不调用门级元件来描述设计的方法，建议采用行为语句来完成设计。
6、用always过程块描述组合逻辑，应在信号敏感列表中列出所有的输入信号。
7、所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。
8、在verilog模块中，任务（task）通常被综合成组合逻辑的形式，每个函数（function）在调用时通常也被综合为一个独立的组合电路模块。
9、用户自定义原语（UDP）是不可综合的，它只能用来建立门级元件的仿真模型。
移位运算符：Verilog HDL提供向右（>>）及向左(<<)两种运算符，运算符高位或地位一旦移出即予丢弃，其空缺的位则予以补零。
连续赋值语句（assign）、case语句、if…else语句都是可以综合的initial 语句内若包含有多个语句时，必须以begin end 作聚合；单一的初值赋值，因此并不需以begin end做聚合。
循环（Loops）并不能单独地在程序中存在，而必须在initial和always块中才能使用。
initial过程块中的语句仅执行一次，而always块中的语句是不断重复执行的。
编写顶层模块的注意事项每个端口除了要声明是输入、输出还是双向外，还要声明其数据类型，是连线型（wire）还是寄存器型（reg），如果没有声明则综合器默认为wire型。
1、输入和双向端口不能声明为寄存器型。
2、在测试模块中不需要定义端口。
编写testbentch所归纳的心得module 模块名称；将input 定义为reg;将output定义为wire;引用欲测试的module 别名initial begin设定reg 初始值endalways处理变化值endmodule在always 、initial 过程块内，被赋值的每一个信号都必须定义成寄存器型。
virilog语法总结
1、verilog特点:★区分大小写，所有关键字都要求小写★不是强类型语言，不同类型数据之间可以赋值和运算★ //是单行注释可以跨行注释★描述风格有系统级描述、行为级描述、RTL级描述、门级描述，其中RTL级和门级别与具体电路结构有关，行为级描述要遵守可综合原★门级描述使用门级模型或者用户自定义模型UDP来代替具体基本元件，在IDE中针对不同FPGA器件已经有对应的基本元件原语verlog语法要点2、语句组成：★ module endmodule之间由两部分构成：接口描述和逻辑功能描述★ IO端口种类： input output inout★相同位宽的输入输出信号可以一起声明， input[3:0] a,b; 不同位宽的必须分开写★内部信号为reg类型，内部信号信号的状态： 0 1 x z， 3‘bx1=3’bxx1 x/z会往左扩展 3‘b1=3’b001 数字不往左扩展★逻辑功能描述中常用assign描述组合逻辑电路，always既可以描述组合逻辑电路又可以描述时序逻辑电路，还可以用元件调用方法描述逻辑功能★ always之间、assign之间、实例引用之间以及它们之间都是并行执行，always内部是顺序执行3、常量格式： <二进制位宽><‘><进制><该进制的数值>：默认进制为10进制默认位宽为32位位宽是从二进制宽度角度而言的由位宽决定从低位截取二进制数2’hFF=2‘b11，通常由被赋值的reg变量位宽决定parameter常用于定义延迟和变量位宽，可用常量或常量表达式定义4、变量种类： wire reg memory① IO信号默认为wire类型，除非指定为reg类型（reg和wire 的区别）wire可以用作任何输入输出端口wire包括input output inoutwire不带寄存功能assign赋值语句中，被赋值的信号都是wire类型assign之所以称为连续赋值，是因为不断检测表达式的变化reg类型可以被赋值后再使用，而不是向wire一样只能输出reg类型变量初始值为xalways模块里被赋值的信号都必须定义为reg类型，因为always 可以反复执行，而reg表示信号的寄存，可以保留上次执行的值reg类型变量与integer变量不同，即使赋负值，实质上也是按二进制无符号数存储的，integer是有符号数verilog中所有内部信号都是静态变量，因为它们的值都在reg中存储起来② memory型只有一维数组，由reg型变量组成memory初始化只能按地址赋值，不能一次性赋值1*256的memory写法： reg mema[255:0] mema[3]=0; 不同位宽的变量之间赋值，处理之前都以被赋值的变量位宽为准扩展或截取A[a:b] 无论a b谁大，a总是实际电路的信号高位，b总是实际电路的信号低位算术运算中如果有X值则结果为Xfor循环中的变量另外定义成integer，因为它不是实际信号，有正负；reg则以无符号数存在5、运算符(其他简单的书上有自己看)== 和!=只比较0、1，遇到z或x时结果都为x (x在if中算做假条件)，结果可能是1、0、x===和!==比较更加苛刻，包括x和z的精确比较，结果可能是0、1 &&的结果只有1‘b1或1’b0两种， A&A的结果位宽则是与A相同的{1,0}为 64‘h100000000,所以拼接运算中各信号一定要指定位宽移位运算左移将保留 4'b1000<<1等于5'b10000，右移则舍弃 4'b0011等于4'b0001数字电路里位运算应用普遍，包括按位逻辑运算、移位运算、拼接运算、缩减运算6、非阻塞式赋值<=与阻塞式赋值=（比较）阻塞：在同一个always过程中，后面的赋值语句要等待前一个赋值语句执行完，后面的语句被该赋值语句阻塞非阻塞：在同一个always过程中，非阻塞赋值语句是同时进行的，排在后面的语句不会被该赋值语句阻塞<=：块结束后才能完成赋值块内所有<=语句在always块结束时刻同时赋值<=右边各变量的值是上一次时钟边沿时，这些变量当时的值用于描述可综合的时序电路=：=语句结束之后过程always才可能结束在always过程中，begin end块内按先后顺序立即赋值，在fork join内同时赋值(可能造成冲突)与assign连用描述组合电路begin end中阻塞的含义：begin ...@(A) B=C...; end 如果A事件不发生则永远不能执行下去，被阻塞了由于时钟的延时(往往在ps级)，多个always(posedge)之间究竟谁先执行是个未知数使用八原则：（1）时序电路建模时，采用非阻塞赋值（2）锁存器电路建模时，采用非阻塞赋值。
Verilog语言的可综合性
V e r i l o g 语言的可综合性可综合的Verilog HDL 语句都是V e r i l o g H D L 标准( I E E E 1 3 6 4 ) 的一个子集，并且因所用工具不同而异。
在设计中不能采用不可综合的语句( 测试代码除外) 。
下面我们讨论一下大部分综合工具都支持的语句，具体到某种工具的特性还要查看说明文档。
对于数据类型、运算符、赋值语句、基本门级元件等的可综合性问题，因为都有固定的规定，这里就不多讨论了。
组合逻辑和时序逻辑的可综合性: 用a s s i g n 语句对w i r e 型变量进行赋值，综合后的结果是组合逻辑电路。
用a l w a y s @ ( 电平敏感变量表) ，即电平敏感的a l w a y s 块描述的电路综合后的结果是组合逻辑电路或电平敏感的锁存器，此时，a l w a y s 块内赋值语句左边的变量是r e g或i n t e g e r 型，块中要避免组合反馈回路，每次执行a l w a y s 块时，在生成组合逻辑的a l w a y s 块中被赋值的所有信号必须都在敏感电平列表中列出，否则在综合时将会为没有列出的信号隐含的产生一个透明的锁存器，这时综合后的电路已不是纯组合电路了。
用a l w a y s @( p o s e d g e c l o c k ) 或a l w a y s @ ( n e g e d g e c l o c k ) 块描述的电路综合为同步时序逻辑电路，设计同步时序逻辑电路的关键是建立描述该电路状态转移的可综合的有限状态机模型，在V e r i l o g H D L语言中最常用的描述同步时序状态机的结构是a l w a y s 和块内的c a s e . i f 语句，除了紧跟在a l w a y s 后的@( p o s e d g e c l o c k ) , @ ( n e g e d g e c l o c k ) 外，a l w a y s 块中不允许其他的@ ( e v e n t ) 语句，目前大多数综合工具不能综合V e r i l o g H D L描述的异步状态机，所以用V e r i l o g 设计的时序电路应该是同步时序电路。
可综合的Verilog语句
可综合Verilog语句⏹一：综合就是从采用Verilog HDL 语言描述的寄存器传输级电路模型构造出门级网表的过程.产生门级网表之后,逻辑优化器读入网表并以用户指定的面积和定时约束为目标优化网表.⏹二.设计流程中的综合⏹Verilog HDL允许用户在不同的抽象层次上对电路进行建模,这些层次从门级、寄存器传输级、行为级直至算法级。
因此，同一电路就可以有多种不同的描述方式，但不是每一中描述都是可综合的。
事实上，Verilog HDL 原本被设计成一种仿真语言，而不时一种综合语言。
结果导致Verilog HDL 中很多结构没有相应的硬件可以对应，例如系统调用$display.同样也不存在用于寄存器传输级综合的Verilog HDL 标准子集.⏹正是由于存在这些问题,不同的综合系统所支持的Verilog HDL 综合子集是不同的.由于Verilog HDL 中不存在单个的对象来表示锁存器或触发器,所以每一种综合系统都会提供不同的机制以实现锁存器或触发器的建模.因此各种综合系统都定义了自己的Verilog HDL 可综合子集以及自己的建模方式.⏹使用Verilog HDL 以不同的方式描述了同一电路.某综合系统支持对方式A和方式B的综合,但可能不支持对方式C的综合,这意味着综合模型在不同的综合系统之间通常是不可移植的.⏹这一局限性使设计者不仅需要理解Verilog HDL ,而且必须理解特定综合系统的建模方式,才能编写出可综合的模型.可综合的数据类型⏹1.网线数据类型:⏹Wire,wor,wand,tri,supply0,supply1⏹2.寄存器数据类型:⏹Reg,integer⏹Time,real:不能综合.⏹3.常量:⏹整型.⏹实型和字符串型不能综合.可综合的运算符⏹1.逻辑运算符能直接映射成硬件中的基本逻辑门.⏹2.算术运算符⏹3.关系运算符:⏹能综合的有:>,<,<=,>=.⏹4.相等性算符:⏹能够综合的有:==和!=.⏹不能综合:===和!==(有些工具按==和!=综合).⏹5.移位运算符:⏹<<和>>,移位腾出的位都补0.多个时钟的可综合情况⏹1.多个时钟的情况:对变量的赋值不能受多个时钟控制例如：⏹ module multclk(clk1,clk2,addclk,and,rstn,subclr,subn,dsadd,dssub);⏹input clk1,addclk,adn,rstn,subclr,subn,clk2;⏹output dsadd,dssub;⏹reg dsadd,dssub;⏹reg addstate,substate;⏹always @(posedge clk1)⏹begin⏹addstate<=addclk^(adn|rstn);⏹substate<=subclr^(subn&rstn);⏹end⏹always @(posedge clk2)⏹begin⏹dsadd<=addstate;⏹dssun<=substate;⏹end⏹ endmodule⏹2.多相位时钟:对变量的赋值不能受两种不同的时钟条件的控制.⏹module multphase(clk,a,b,c,e);⏹input clk,a,b,c;⏹output e;⏹reg e,d;⏹always @(posedge clk)⏹e<=d|c;⏹always @(negedge clk)⏹d<=a&b;⏹ endmodule用有限状态机实现的3位二进制计数器.(带进位)module fsm_count(clk,rst,dout,cout);input clk,rst;output [2:0] dout;output cout;reg cout;reg [2:0] dout;reg [3:0] state;always @(posedge clk){cout,dout}<=state;parameter zero=4'b1000,one=4'b0001,two=4'b0010,three=4'b0011,four=4'b0100, five=4'b0101,six=4'b0110,seven=4'b0111,init=4'b0000;always @(posedge clk)beginif(!rst)state<=init;elsebegincase(state)zero:state<=one;init:state<=one;one: state<=two;two:state<=three;three:state<=four;four:state<=five;five:state<=six;six:state<=seven;seven:state<=zero;default:state<=init;endcaseendend状态机设计的一般原则:状态机是逻辑设计中的最重要的设计内容之一，通过状态转移图设计手段可以将复杂的控制时序图形化表示，分解为状态之间的转换关系，将问题简化。
可综合的verilog语句
可综合的verilog语句摘要：一、引言1.Verilog 简介2.Verilog 语句的可综合性二、可综合的Verilog 语句1.基本赋值语句2.组合逻辑实现3.时序逻辑实现4.实例化模块三、Verilog 语句的可综合性分析1.基本赋值语句的可综合性2.组合逻辑实现的可综合性3.时序逻辑实现的可综合性4.实例化模块的可综合性四、提高Verilog 代码可综合性的方法1.遵循可综合编程规范2.使用可综合的语法结构3.模块划分与层次设计五、总结1.Verilog 语句可综合性的重要性2.提高代码可综合性的实际应用价值正文：【引言】Verilog 是一种广泛应用于数字电路设计和验证的硬件描述语言。
在Verilog 中，语句的可综合性指的是能否将Verilog 代码转换为实际硬件电路。
了解可综合的Verilog 语句对于编写高效的硬件描述语言代码至关重要。
本文将介绍可综合的Verilog 语句及其可综合性分析，并提出提高代码可综合性的方法。
【可综合的Verilog 语句】Verilog 中有很多可综合的语句，包括基本赋值语句、组合逻辑实现、时序逻辑实现和实例化模块。
1.基本赋值语句基本赋值语句包括阻塞赋值（assignment）和非阻塞赋值（non-blocking assignment）。
这两种赋值语句都是可综合的。
2.组合逻辑实现组合逻辑实现通常使用与门（and）、或门（or）、非门（not）等基本逻辑门实现。
这些逻辑门的Verilog 实现都是可综合的。
3.时序逻辑实现时序逻辑实现通常使用寄存器（register）、计数器（counter）等元件实现。
这些元件的Verilog 实现都是可综合的。
4.实例化模块实例化模块是通过使用`实例化`关键字将一个模块复制多次。
实例化模块的Verilog 实现也是可综合的。
【Verilog 语句的可综合性分析】1.基本赋值语句的可综合性基本赋值语句的可综合性取决于赋值的目标。
verilog的可综合以及不可综合
verilog的可综合以及不可综合（转）2009-05-26 10:17因为Verilog是一种硬件描述语言，所以在写Verilog语言时，首先要有所要写的module在硬件上如何实现的概念，而不是去想编译器如何去解释这个module. 比如在决定是否使用reg定义时，要问问自己物理上是不是真正存在这个register, 如果是，它的clock是什么? D端是什么？Q端是什么？有没有清零和置位？同步还是异步？再比如上面讨论的三态输出问题，首先想到的应该是在register的输出后面加一个三态门，而不是如何才能让编译器知道要“赋值”给一个信号为三态。
同样，Verilog中没有“编译”的概念，而只有综合的概念。
写硬件描述语言的目的是为了综合，所以说要想写的好就要对综合器有很深的了解，这样写出来的代码才有效率。
有些东西完全是没有意义的，想张明老师哪本书上的很多程序，完全是不可综合的比如产生一个10ms方波阿什么的程序，用什么#10 ~clk,这样的语句硬件不可能做的那里面很多程序是用来verification的,不是综合的。
张老师那本书用来当初级教材还是不错的,但是想通过它来掌握verilog是不够的。
曾经接触过motorola苏州设计中心的一位资深工程师,他忠告了一句:就是用verilog 描述电路的时候,一定要清楚它实现的电路,很多人只顾学习verilog语言,而不熟悉它实现的电路,这是设计不出好的电路来的一般写verilog code时，对整个硬件的结构应该是很清楚了，最好有详细的电路图画出，时序问题等都应该考虑清楚了。
可以看着图直接写code。
要知道,最初Verilog是为了实现仿真而发明的.不可综合的Verilog语句也是很重要的.因为在实际设计电路时,除了要实现一个可综合的module外,你还要知道它的外围电路是怎样的,以及我的这个电路与这些外围电路能否协调工作.这些外围电路就可以用不可综合的语句来实现而不必管它是如何实现的.因为它们可能已经实际存在了,我仅是用它来模拟的.所以,在写verilog的时候应该要先明确我是用它来仿真的还是综合的.要是用来综合的话,就必须要严格地使用可综合的语句,而且不同的写法可能产生的电路会有很大差别,这时就要懂一些verilog综合方法的知识.就像前面说的,脑子里要有一个硬件的概念.特别是当综合报错时,就要想一想我这种写法能不能用硬件来实现,verilog毕竟还不是C,很多写法是不可实现的.要是这个module仅是用来仿真的,就要灵活得多了,这时你大可不必太在意硬件实现.只要满足它的语法,实现你要的功能就行了.有网友说关于#10 clk=~clk的问题，虽然这种语句是不可综合的，但是在做simulation和verification是常常用它在estbench中来产生一个clock信号。
可综合的verilog语法
（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。
（2）所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。
（3）有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。
建立可综合模型的原则要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：（1）不使用initial。
（2）不使用#10。
（3）不使用循环次数不确定的循环语句，如forever、while等。
（4）不使用用户自定义原语（UDP元件）。
（5）尽量使用同步方式设计电路。
（6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。
（7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。
（8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。
（9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。
对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。
但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。
（10）不能在一个以上的always过程块中对同一个变量赋值。
Verilog语言的可综合性
V e r i l o g 语言的可综合性可综合的Verilog HDL 语句都是V e r i l o g H D L 标准( I E E E 1 3 6 4 ) 的一个子集，并且因所用工具不同而异。
在设计中不能采用不可综合的语句( 测试代码除外) 。
下面我们讨论一下大部分综合工具都支持的语句，具体到某种工具的特性还要查看说明文档。
对于数据类型、运算符、赋值语句、基本门级元件等的可综合性问题，因为都有固定的规定，这里就不多讨论了。
组合逻辑和时序逻辑的可综合性: 用a s s i g n 语句对w i r e 型变量进行赋值，综合后的结果是组合逻辑电路。
用a l w a y s @ ( 电平敏感变量表) ，即电平敏感的a l w a y s 块描述的电路综合后的结果是组合逻辑电路或电平敏感的锁存器，此时，a l w a y s 块内赋值语句左边的变量是r e g或i n t e g e r 型，块中要避免组合反馈回路，每次执行a l w a y s 块时，在生成组合逻辑的a l w a y s 块中被赋值的所有信号必须都在敏感电平列表中列出，否则在综合时将会为没有列出的信号隐含的产生一个透明的锁存器，这时综合后的电路已不是纯组合电路了。
用a l w a y s @( p o s e d g e c l o c k ) 或a l w a y s @ ( n e g e d g e c l o c k ) 块描述的电路综合为同步时序逻辑电路，设计同步时序逻辑电路的关键是建立描述该电路状态转移的可综合的有限状态机模型，在V e r i l o g H D L语言中最常用的描述同步时序状态机的结构是a l w a y s 和块内的c a s e . i f 语句，除了紧跟在a l w a y s 后的@( p o s e d g e c l o c k ) , @ ( n e g e d g e c l o c k ) 外，a l w a y s 块中不允许其他的@ ( e v e n t ) 语句，目前大多数综合工具不能综合V e r i l o g H D L描述的异步状态机，所以用V e r i l o g 设计的时序电路应该是同步时序电路。
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1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。
（2）所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。
（3）有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。
建立可综合模型的原则要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：（1）不使用initial。
（2）不使用#10。
（3）不使用循环次数不确定的循环语句，如forever、while等。
（4）不使用用户自定义原语（UDP元件）。
（5）尽量使用同步方式设计电路。
（6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。
（7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。
（8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。
（9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。
对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。
但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。
（10）不能在一个以上的always过程块中对同一个变量赋值。
而对同一个赋值对象不能既使用阻塞式赋值，又使用非阻塞式赋值。
（11）如果不打算把变量推导成锁存器，那么必须在if语句或case语句的所有条件分支中都对变量明确地赋值。
（12）避免混合使用上升沿和下降沿触发的触发器。
（13）同一个变量的赋值不能受多个时钟控制，也不能受两种不同的时钟条件（或者不同的时钟沿）控制。
（14）避免在case语句的分支项中使用x值或z值。
不可综合verilog语句1、initial只能在test bench中使用，不能综合。
（我用ISE9.1综合时，有的简单的initial也可以综合，不知道为什么）2、eventsevent在同步test bench时更有用，不能综合。
3、real不支持real数据类型的综合。
4、time不支持time数据类型的综合。
5、force 和release不支持force和release的综合。
6、assign 和deassign不支持对reg 数据类型的assign或deassign进行综合，支持对wire 数据类型的assign或deassign进行综合。
7、fork join不可综合，可以使用非块语句达到同样的效果。
8、primitives支持门级原语的综合，不支持非门级原语的综合。
9、table不支持UDP 和table的综合。
10、敏感列表里同时带有posedge和negedge如：always @(posedge clk or negedge clk) begin...end这个always块不可综合。
11、同一个reg变量被多个always块驱动12、延时以#开头的延时不可综合成硬件电路延时，综合工具会忽略所有延时代码，但不会报错。
如：a=#10 b;这里的#10是用于仿真时的延时，在综合的时候综合工具会忽略它。
也就是说，在综合的时候上式等同于a=b;13、与X、Z的比较可能会有人喜欢在条件表达式中把数据和X(或Z)进行比较，殊不知这是不可综合的，综合工具同样会忽略。
所以要确保信号只有两个状态：0或1。
如：常用的RTL语法结构如下：☆模块声明：module……endmodule☆端口声明：input,output,inout（inout的用法比较特殊，需要注意）☆信号类型：wire,reg,tri等，integer常用语for语句中（reg,wire时最常用的，一般tri和integer 不用）☆参数定义：parameter☆运算操作符：各种逻辑操作符、移位操作符、算术操作符大多时可综合的（注：===与！==是不可综合的）☆比较判断：if……else,case(casex,casez)……default endcase☆连续赋值：assign,问号表达式（？：）☆always模块：（敏感表可以为电平、沿信号posedge/negedge；通常和@连用）☆begin……end（通俗的说，它就是C语言里的“{ }”）☆任务定义：task……endtask☆循环语句：for（用的也比较少，但是在一些特定的设计中使用它会起到事半功倍的效果）☆赋值符号：= 和<= （阻塞和非阻塞赋值，在具体设计中时很有讲究的）可综合的语法时verilog可用语法里很小的一个子集，用最精简的语句描述最复杂的硬件，这也正是硬件描述语言的本质。
对于做RTL级设计来说，掌握好上面这些基本语法是很重要。
相信大家在看了这么多了verilog语法书籍以后一定有点烦了，那么现在我告诉大家一个好消息，对于一个RTL级的设计来说，掌握了上面的语法就已经足够了，无论多么牛逼的工程师，在他的代码里无非也就是上面一些语法而已。
当然了，对于一个能够进行很好的仿真验证的代码，一般还需要在RTL级的设计代码中添加一些延时之类的语句，比如大家一定知道#10的作用，就是延时10个单位时间，这个语句虽然在仿真的时候是实实在在的延时，但是这个语句在综合后是会被忽略的，也就是说在我们综合并且布局布线最后烧进FPGA里，这个#10的延时是不会在硬件上实现的。
所以说，上面给出的这些语法才是可以最后在硬件上实现的，其它的语法大多会在综合后被忽略。
这么一来大家就要问了，为什么语法书里又要给出这么多的语法呢？呵呵，它们大都是为仿真验证是写testbench 准备的，先点到为止，下集继续！对于模型（module）的建立，要保证可综合性应该注意：（1）不使用initial。
（被忽略）（2）不使用#10。
（被忽略）（3）不使用循环次数不确定的循环语句，如forever、while等。
（4）不使用用户自定义原语（UDP元件）。
（5）尽量使用同步方式设计电路。
（6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。
（7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。
（8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。
（9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。
对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。
但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。
（10）不能在一个以上的always过程块中对同一个变量赋值。
而对同一个赋值对象不能既使用阻塞式赋值，又使用非阻塞式赋值。
（11）如果不打算把变量推导成锁存器，那么必须在if语句或case语句的所有条件分支中都对变量明确地赋值。
（12）避免混合使用上升沿和下降沿触发的触发器。
（13）同一个变量的赋值不能受多个时钟控制，也不能受两种不同的时钟条件（或者不同的时钟沿）控制。
（14）避免在case语句的分支项中使用x值或z值。
但是在仿真验证程序中，一般VerilogHDL语法都是容许的。
Verilog语法需要注意的一些要点1．Testbench中时钟和数据比特流的简单设计方法always clock = ~clock;always @(posedge clock)begindata_in_a = {$radom} % 2; // 产生-1到1之间随机的比特流data_in_b = 16’b1101_1011_1110_0011; // 产生固定的比特流$display(“a= %d\n”, a); // 与C语言类似end2．Verilog语法中的并行与顺序模块（1）连续赋值语句、always模块之间、实例模块之间都是并行语句（2）always模块内部是分情况而定，对于if…else…而言，总是有优先级的顺序的，对于case而言，无优先级，是完全顺序执行的，此外，还要对阻塞语句和非阻塞语句具体分析。
3．Verilog中四种最常见的变量（1）wire，即线网形变量，它不能存储值，必须受到驱动器或者连续赋值语句的驱动，如果没有驱动，那么它将会是高阻态（2）reg是数据存储单元的抽象，通过赋值语句可以改变寄存器存储的值，其作用与改变触发器存储的值相当。
寄存器变量的初时值为不确定态。
在always内部用到的变量必须是reg型的。
（3）prarmeter相当与VHDL中的constant4．注意区分集中容易混淆的运算符（1）位运算符，按位操作，~，|，&，^，其输出与输出一样位宽（2）逻辑运算符，输出0或者1，&&，||，!（3）缩减运算符，按位递归运算，&，|，!，其输出仅仅是1或者05．阻塞语句（blocking）与非阻塞赋值语句（non-blocking）（1）非连续赋值语句（non-blocking）（b <= a）在always块结束后才完成赋值操作，并且赋值后b不是立即就改变，在时序逻辑或者既有时序逻辑也有组合逻辑中一定要用这种赋值方式（2）阻塞语句（blocking）（b = a）赋值之后，b就立即改变，也就是在赋值语句完成以后，always才结束，在综合时，如果不注意，将产生意想不到的结果一个非常典型的例子：always @(clock)beginb = a;c = b;endalways @(clock)beginc = b;b = a;endalways @(clock)beginb <= a;c <= b;end6．使用if或者是case进行综合时，一定要覆盖所有可能的情况，防止锁存器的综合7．写testbench一些常见的保留字$display(“print_word_value = %d”, print_word_value); // 与C语言类似$display(“%h, %o”, 12’b1101_0100_0111); // 结果是0xD47和o6507 $monitoron; // 监控开始$mointor($time, “rxd = %b”, “txd = %b”, rxd, txd); // 打印当前时刻的监控值$monitoroff;$finish; // 仿真结束$readmemb(“数据文件名”, 存储器名); // 把数据读入到当前指定的存储器内rand_data = {random} % 60; // 产生-59到59之间的随机数8．比较下面代码，分别综合出什么，可能出现什么问题module dff_en(I_en, I_data, I_clock, O_data);input I_clock;input I_en;input I_data;output O_data;reg R_data;assign O_data = R_data;always @(I_clock)beginif (I_en == 1) R_data <= I_data;endendmodule有以下告警（用synplify综合）（1）Incomplete sensitivity list - assuming completeness（2）Referenced variable I_en is not in sensitivity list（3）Referenced variable I_data is not in sensitivity list（4）Latch generated from always block for signal如果改always @(I_clock)为always @(posedge I_clock)就可以避免，并产生一个带使能的DFF 9．下面逻辑有没有问题？module dff_en(I_reset1, I_reset2, I_data, I_clock, O_data);input I_clock;input I_reset1;input I_reset2;input I_data;output O_data;reg R_data;assign O_data = R_data;always @(negedge I_reset1 or posedge I_clock) // 敏感变量I_reset2在时钟beginif (I_reset1 == 0) R_data <= 0;else if (I_reset2 == 0) R_data <= 1;else R_data <= I_data;endendmodule综合时不会有告警，产生一个带复位和置位的DFF，最好改always @(negedge I_reset1 or posedge I_clock)为always @(negedge I_reset1 or negedge I_reset2 or posedge I_clock)10．逻辑综合结果是什么？module mux2s1(I_sel, I_a, I_b, O_c, O_d)input I_sel, I_a, I_b;output O_c, O_d;reg R_c;reg R_d;assign O_c = R_c;assign O_d = R_d;always @(I_sel, I_a, I_b)begincase (I_sel)1'b0: R_c = I_a; // 综合出latch1'b1: R_d = I_b; // latchendcaseendendmodule该逻辑将产生锁存器。