第6章 Verilog行为语句
第6章-Verilog语句语法
b的值立刻被赋成新值a; 完成该赋值语句后才能执行下一句的操作； 可能会由于疏忽，使综合结果未知。
6.4 条件语句
if-else语句
if-else语句使用方法有以下3种：
（1）if（表达式） 语句1；
//非完整性if语句
（2）if（表达式） 语句1；
在敏感信号表达式中，只有当触发条件满足时，其后 的“begin-end”块语句才能被执行。
敏感信号表达式
敏感信号表达式又称事件表达式或敏感信号列表， 即当该表达式中变量的值改变时，就会引发块内
语句的执行。因此敏感信号表达式中应列出影响
块内取值的所有信号。若有两个或两个以上信号 时，它们之间用“or”连接。
例如：
@(a)
//当信号a的值发生改变
@(a or b)
//当信号a或信号b的值发生改变
@(posedge clock) //当clock 的上升沿到来时
@(negedge clock) //当clock 的下降沿到来时
@(posedge clk or negedge reset)
//当clk的上升沿到来或reset信号的下降沿到来
非阻塞赋值仿真波形图 阻塞赋值仿真波形图
阻塞赋值与非阻塞赋值
非阻塞赋值综合结果
阻塞赋值综合结果
非阻塞赋值与阻塞赋值方式的主要区别
非阻塞 (non-blocking) 赋值方式 (b<= a)
b的值被赋成新值a的操作, 并不是立刻完成的， 而是在块结束时才完成；
块内的多条赋值语句在块结束时同时赋值； 可参考对应的同步数字电路。
敏感信号列表可用逗号分隔敏感信号
always @(a or b or cin) always @(a, b, cin)
Verilog学习----条件语句、循环语句、块语句与生成语句
Verilog学习----条件语句、循环语句、块语句与⽣成语句1.条件语句（if_else语句）3钟形式的if语句：1）if（表达式）语句。
如if(a>b)out1 = int1;2）if（表达式）语句；else语句；如if(a>b)out1 = int1;elseout1 = int2;3）if（表达式1）语句1；else if（表达式2）语句2；else if（表达式3）语句3；…………………...else if（表达式m）语句m；else 语句n；条件语句必须在过程块语句中是⽤（initial和always语句），除了这两个语句引导的bedin end块中可以编写条件语句外，模块中的其他地⽅都不能编写。
说明（1）3钟形式的if语句中if后⾯的表达式⼀般为逻辑表达式或关系表达式。
判断若为0、Z、X按假处理，若为1，按真处理执⾏指定语句。
（2）在每个else前⾯有⼀分号，整个语句结束处有⼀分号。
（3）if和else后包含多个操作语句时要⽤begin_end包含成⼀个复合语句。
（4）允许⼀定形式的表达式简写（5）else总是与它上⾯最近的if配对2.case语句case语句提供⼀种多分⽀选择语句，形式如下：（1）case（表达式）<case分⽀项> endcase（2）casez（表达式）<case分⽀项> endcase（3）casex（表达式）<case分⽀项> endcasecase分⽀项格式如下分⽀表达式：语句；default：语句；说明：1）分⽀表达式⼜可以称为常量表达式。
2）当控制表达式与分⽀表达式相等时就执⾏分⽀表达式后的语句，如没有相等的就执⾏default后的语句。
3）default项可有可⽆，⼀个case语句只准有⼀个default项。
4）每个case的分⽀表达式的值必须互不相等，否则就会出现问题。
5）执⾏完case分项后的语句则跳出case语句结构，终⽌case语句。
verilog行为级描述
verilog行为级描述Verilog行为级描述Verilog是一种硬件描述语言，用于描述数字电路的行为和结构。
在Verilog中，行为级描述是一种描述电路行为的方法。
本文将介绍Verilog行为级描述的基本概念、语法规则和一些实例应用。
一、Verilog行为级描述的基本概念1.1 模块和端口Verilog中的模块是一个独立的电路单元，可以包含输入端口、输出端口和内部信号。
每个端口都有一个方向（输入或输出）和一个数据类型（比特、向量等）。
1.2 运算符和表达式Verilog中支持各种运算符，包括算术运算符、逻辑运算符、位运算符等。
表达式是由运算符和操作数组成的公式，用于描述电路中的信号逻辑运算。
1.3 过程块过程块是Verilog中用于描述电路行为的基本单位。
过程块可以包含一系列的语句，用于描述电路的运行逻辑。
常用的过程块有始终块（always block）和过程生成块（generate block）。
二、Verilog行为级描述的语法规则2.1 模块定义Verilog中使用module关键字定义模块，后面跟着模块的名称和端口列表。
端口列表中包含每个端口的方向和数据类型。
2.2 信号声明在模块内部，可以使用wire或reg关键字声明信号。
wire用于声明连续的信号，reg用于声明时序的信号。
2.3 时序控制语句Verilog中常用的时序控制语句有if语句、case语句和for循环语句。
这些语句用于根据不同的条件执行不同的操作，实现复杂的电路行为。
2.4 实例化和连接Verilog中可以通过实例化将一个模块嵌入到另一个模块中。
实例化时需要连接各个模块的端口，以建立模块之间的信号传输。
三、Verilog行为级描述的应用实例下面是一个使用Verilog行为级描述实现的4位全加器的例子：```verilogmodule full_adder(input a,input b,input cin,output sum,output cout);wire w1, w2, w3;assign w1 = a ^ b;assign w2 = w1 ^ cin;assign sum = w2;assign w3 = a & b;assign cout = w3 | (w2 & cin);endmodule```在这个例子中，full_adder模块有三个输入端口（a、b和cin）和两个输出端口（sum和cout）。
第6章 Verilog行为语句
除了endmodule等少数语句外，每个语句的最后必 须有分号。
可用 /*……*/ 和 //……对Verilog程序作注释。
1．模块（ module ）声明
ห้องสมุดไป่ตู้块声明包括模块名字，模块输入、输出端 口列表。模块定义格式如下：
例如：
@(a)
//当信号a的值发生改变
@(a or b)
//当信号a或信号b的值发生改变
@(posedge clock) //当clock 的上升沿到来时
@(negedge clock) //当clock 的下降沿到来时
@(posedge clk or negedge reset)
//当clk的上升沿到来或reset信号的下降沿到来
Verilog HDL行为语句
类别 过程语句
块语句 赋值语句 条件语句 循环语句
编译向导语句
语句 initial always 串行块begin-end 并行块fork-join 持续赋值assign 过程赋值=、<= if-else case for repeat while forever `define `include `ifdef, `else, `endif
else
begin q<=d;qn<=~d; end
end
endmodule
6.2 块语句
块语句是由块标志符begin-end或并行块fork-join界定的一 组语句，当块语句只包含一条语句时，块标志符可以缺省。
begin-end串行块中的语句按串行方式顺序执行。比如： begin regb=rega; regc=regb; end
Verilog行为级描述
Verilog⾏为级描述前⾔在数据流级描述中已经将硬件建模从⽐较底层的门级结构提升到了数据流级。
但数据流级描述除了个别语句外,主要的部分还是使⽤操作符来描述电路的逻辑操作或者计算公式,没有实现真正意义上的功能描述。
⾏为级描述则可以实现从抽象层次更⾼的级别来描述功能电路。
initial与always语句在Verilog 中有两种结构化过程语句:initial语句和always语句,它们是⾏为级建模的两种语句。
其他所有的⾏为语句只能出现在这两种结构化过程语句⾥。
Verilog中各个执⾏流程并发执⾏,⽽不是顺序执⾏的,每个initial语句和 always语句代表⼀个独⽴的执⾏过程,每个执⾏过程从仿真时间0开始执⾏,并且这两种语句不能嵌套使⽤。
initial语句所有在initial语句内的语句构成了⼀个initial 块。
initial块从仿真0时刻开始执⾏，在整个仿真过程中只执⾏⼀次。
如果⼀个模块中包括若⼲个initial 块,则这些initial块从仿真0时刻开始并发执⾏,且每个块的执⾏是各⾃独⽴的。
如果在块内包含多条⾏为语句,那么需要将这些语句组成⼀组⼀般是使⽤关键字begin和end将它们组合为⼀个块语句;如果块内只有⼀条语句,则不必使⽤begin和 end。
举例：module stimulus;reg x,y, a,b,m;initialm=1'b0;initialbegin#5 a=1'b1;#25 y=1'b1;endinitialbegin#10 x=1'b0;#25 y=1'b1;endinitial#50 $finish;endmodule三条initial语句在仿真0时刻开始并⾏执⾏。
如果在某⼀条语句前⾯存在延迟#,那么对这条initial语句的仿真将会停顿下来,在经过指定的延迟时间之后再继续执⾏。
always 语句always语句包括的所有⾏为语句构成了⼀个always语句块。
Verilog学习----结构语句、任务语句、函数语句和系统任务
Verilog学习----结构语句、任务语句、函数语句和系统任务1.结构说明语句initial与always说明语句；initial语句：initialbegin语句1；语句2；"""""""语句n；end例⼦：⽤initial 块对存储器变量赋初始值initialbeginareg=0; //初始化寄存器aregfor(index=0;index<size;index=index+1)memory[index]=0; //初始化⼀个memoryend⽤initial语句来⽣成激励波形initialbegininputs = 'b000000; //初始时刻为0#10 inputs = 'b011001; （’是英⽂输⼊法中的标号）#10 inputs = 'b011011;#10 inputs = 'b011000;#10 inputs = 'b001000;endalways语句Always<时序控制><语句>always语句由于其不断活动的特性，只有和⼀定的时序控制结合在⼀起才有⽤。
如果⼀个always语句没有时序控制，则这个always语句将会使仿真器产⽣死锁。
见下例：[例3]：always areg = ~areg;但如果加上时序控制，则这个always语句将变为⼀条⾮常有⽤的描述语句。
见下例：[例4]：always #half_period areg = ~areg;这个例⼦⽣成了⼀个周期为:period(=2*half_period) 的⽆限延续的信号波形，常⽤这种⽅法来描述时钟信号，作为激励信号来测试所设计的电路。
reg[7:0] counter;reg tick;always @(posedge areg)begintick = ~tick;counter = counter + 1;endalways的时间控制可以是边沿触发也可以是电平触发可以是单个信号也可以是多个信号，中间⽤or 连接。
Verilog中各种语句含义及用法简述
Verilog中各种语句含义及⽤法简述Verilog中各种语句含义及⽤法简述⼀般认为Verilog HDL在系统级抽象⽅⾯⽐VHDL略差⼀些，⽽在门级开关电路描述⽅⾯⽐VHDL要强的多写了第⼀个verilog程序，是⼀个加法器内容如下module adder(count,sum,a,b,cin);input[2:0] a,b;input cin;output count;output [2:0] sum;assign{count,sum}=a+b+cin;endmodule开始编译出现了⼏次错误，后来发现给实体的命名和程序中实体要⼀致⽽且⼤⼩写要⼀样，整个程序是嵌套再module和endmodule当中的⽽其中的注释和C/C++类似，⽤//和来标明module compare(equal,a,b);output equal;input [1:0] a,b;assign equal=(a==b)?1:0;//和C语⾔中的相同endmoduleverilog的基本设计单元是“模块（BLOCK）”。
⼀个模块由两个部分组成，⼀部分描述端⼝，⼀部分描述逻辑功能，即定义输⼊是如何影响输出的。
如下module block(a,b,c,d);input a,b;output c,d;assign c="a|b";assign d="a"&b;endmodule模块中最重要的部分是逻辑功能定义。
有三种⽅法可以再模块中产⽣逻辑。
1、⽤“assign”声明语句如：assign a="b"&c;2、⽤实例元件，如同调⼊库元件⼀样如：and and_inst(q,a,b);3、⽤“always”块如：always @(posedge clk or posedge clr) //always块⽣成了⼀个带有异步清除端的D触发器。
beginif(clr) q<=0;else if(en) q<=d;end采⽤assign语句是最常⽤的⽅法之⼀。
《verilog_数字系统设计课程》(第二版)思考题答案
绪论1.什么是信号处理电路？它通常由哪两大部分组成？信号处理电路是进行一些复杂的数字运算和数据处理，并且又有实时响应要求的电路。
它通常有高速数据通道接口和高速算法电路两大部分组成。
2.为什么要设计专用的信号处理电路？因为有的数字信号处理对时间的要求非常苛刻，以至于用高速的通用处理器也无法在规定的时间内完成必要的运算。
通用微处理器芯片是为一般目的而设计的，运算的步骤必须通过程序编译后生成的机器码指令加载到存储器中，然后在微处理器芯片控制下，按时钟的节拍，逐条取出指令分析指令和执行指令，直到程序的结束。
微处理器芯片中的内部总线和运算部件也是为通用目的而设计，即使是专为信号处理而设计的通用微处理器，因为它的通用性也不可能为某一特殊的算法来设计一系列的专用的运算电路而且其内部总线的宽度也不能随便的改变，只有通过改变程序，才能实现这个特殊的算法，因而其算法速度也受到限制所以要设计专用的信号处理电路。
3.什么是实时处理系统？实时处理系统是具有实时响应的处理系统。
4.为什么要用硬件描述语言来设计复杂的算法逻辑电路？因为现代复杂数字逻辑系统的设计都是借助于EDA工具完成的，无论电路系统的仿真和综合都需要掌握硬件描述语言。
5.能不能完全用C语言来代替硬件描述语言进行算法逻辑电路的设计？不能，因为基础算法的描述和验证通常用C语言来做。
如果要设计一个专用的电路来进行这种对速度有要求的实时数据处理，除了以上C语言外，还须编写硬件描述语言程序进行仿真以便从电路结构上保证算法能在规定的时间内完成，并能通过与前端和后端的设备接口正确无误地交换数据。
6.为什么在算法逻辑电路的设计中需要用C语言和硬件描述语言配合使用来提高设计效率？首先C语言很灵活，查错功能强，还可以通过PLI编写自己的系统任务，并直接与硬件仿真器结合使用。
C语言是目前世界上应用最为广泛的一种编程语言，因而C程序的设计环境比Verilog HDL更完整，此外，C语言有可靠地编译环境，语法完备，缺陷缺少，应用于许多的领域。
verilog语言基本语句
Verilog 是一种硬件描述语言(HDL)，主要用于描述数字电路的行为和结构。
以下是一些Verilog 语言的基本语句：模块声明：module ModuleName (input wire A, input wire B, output reg C);// 模块内部代码endmodule这里input 和output 定义了模块的接口。
wire 表示信号是一个线性的，reg 表示寄存器类型的信号。
组合逻辑：always @* beginC = A & B; // 与门endalways @* 表示这是一个组合逻辑块。
& 是逻辑与操作符。
时序逻辑：always @(posedge Clock) beginif (Reset) beginC <= 1'b0;end else beginC <= A | B; // 或门endend这里posedge 表示在时钟信号上升沿触发。
<= 是非阻塞赋值，= 是阻塞赋值。
模块实例化：ModuleName U1 (.A(InA), .B(InB), .C(OutC));实例化一个模块，并连接输入输出信号。
always_ff 块：always_ff @(posedge Clock) begin// 在时钟上升沿执行的代码end这是一种常用于时序逻辑的结构，比always @(posedge ...) 更加严格。
always_comb 块：always_comb begin// 组合逻辑，无时钟敏感end在这个块内部的代码将在每次输入信号变化时执行。
if-else 语句：if (condition) begin// 条件为真时执行的代码end else begin// 条件为假时执行的代码endcase 语句：case (selector)2'b00: // 两位二进制值为00时执行的代码2'b01: // 两位二进制值为01时执行的代码2'b10: // 两位二进制值为10时执行的代码2'b11: // 两位二进制值为11时执行的代码default: // 默认执行的代码endcase这些是Verilog 中的一些基本语句，用于描述数字电路的行为和结构。
数字系统设计与verilog HDL 第6章
4．关系运算符（Relational operators） < 小于 <= 小于或等于 > 大于 >= 大于或等于
5．等式运算符（Equality Operators） == 等于 != 不等于 === 全等 !== 不全等
例：对于A=2'b1x和 B=2'b1x，则 A==B结果为x, A===B结果为1
关键字（Keywords）
Verilog语言内部已经使用的词称为关键字或
保留字，这些保留字用户不能作为变量或节点
名字使用。
关键字都是小写的。
6.2 常量
程序运行中，值不能被改变的量称为 常量（constants），Verilog中的常量主 要有如下3种类型：
◆ 整数 ◆ 实数
◆ 字符串
整数（integer）
字符串（Strings）
字符串是双引号内的字符序列。 字符串不能分成多行书写。例如：
"INTERNAL ERROR"
字符串的作用主要是用于仿真时，显示一些 相关的信息，或者指定显示的格式。
6.3 数据类型
数据类型（Data Type）是用来表示数字电路中的 物理连线、数据存储和传输单元等物理量的。
空白符和注释
空白符（White space） 空白符包括：空格、tab、换行和换页。空白符使 代码错落有致，阅读起来更方便。在综合时空白符 被忽略。 注释（Comment） ◆ 单行注释：以“//”开始到本行结束，不允许续 行 ◆ 多行注释：多行注释以“/*”开始，到“*/”结 束
标识符（Identifiers）
第6章 Verilog HDL语法与要素
主要内容
第六章 Verilog语法
第六章 Verilog HDL语法一、Continuous Assignment（持续赋值）1、Continuous assignments的使用持续赋值可以在声明网络时使用，或者用assign声明。
wire adder_out = mult_out + out等价于wire adder_out;assign adder_out = mult_out + out2、Continuous assignments的特点1）“＝”左边必须是net型数据2）“＝”右边可以是net（网络）, register（寄存器）, function calls（功能调用）3）Always active，意思是当“＝”右边的数据改变时，左边的数据立即发生改变3、Continuous assignments举例module ander (out, ina, inb);input [7:0] ina, inb;output [7:0] out;wire [7:0] out;assign out = ina & inb;endmodule二、always Block（Always 块）1、always块简述由behavioral statements（行为描述）组成，用于描述电路中不断执行的过程，如果behavioral statements（行为描述）超过两行，则需要使用begin_end语句包括。
always @ (posedge clk or posedge clr)beginif (clr)out <= 16'h0000;elseout <= adder_out;end2、always块的特点1）使用“<=”表示非阻塞式赋值方式，块执行完成后再赋值2）“<=”左边必须是register型数据3）“<=”右边可以是所有的操作方式4）多个always块同时出现时，各块将同时并行执行3、触发条件1）用于组合逻辑always @(a or b or sel)触发条件：输入端a、b、sel任一发生逻辑改变，则always块将执行。
verilog语句讲解
Verilog语句讲解一、Verilog语言简介1.1 什么是Verilog语言Verilog是一种硬件描述语言（HDL），用于描述数字电路和系统的行为和结构。
它是一种高级语言，可以用于设计和验证各种电子系统，从简单的门电路到复杂的处理器和系统芯片。
1.2 Verilog语言的特点•面向事件的建模：Verilog可以描述数字电路中的事件和信号变化，使得设计者可以更好地理解和建模系统的行为。
•层次化建模：Verilog允许设计者使用模块化的方式组织代码，从而实现对复杂系统的分层描述。
•并发性支持：Verilog支持并发执行，可以同时执行多个操作，从而提高了系统的性能和效率。
•灵活性：Verilog可以描述各种类型的电路和系统，包括数字逻辑电路、时序电路、存储器和通信接口等。
二、Verilog语句的基本结构2.1 模块定义语句在Verilog中，一个模块是由输入、输出和内部逻辑组成的。
模块定义语句用于定义一个模块的接口和行为。
module module_name(input_list, output_list);// 内部逻辑endmodule•module_name：模块的名称，用于在其他模块中引用该模块。
•input_list：输入端口列表，用于定义模块的输入信号。
•output_list：输出端口列表，用于定义模块的输出信号。
2.2 信号定义语句Verilog中使用信号来表示数据和控制信号。
信号定义语句用于定义信号的类型和宽度。
reg [width-1:0] signal_name;•reg：表示信号的类型为寄存器，可以存储数据。
•[width-1:0]：表示信号的位宽，从高位到低位。
•signal_name：信号的名称，用于在模块内部引用该信号。
2.3 时钟信号定义语句在时序电路中，时钟信号是非常重要的。
Verilog中使用时钟信号来同步和控制电路的操作。
input wire clk;•input wire：表示时钟信号是一个输入信号。
Verilog学习笔记基本语法篇（六）········循环语句
Verilog学习笔记基本语法篇（六）········循环语句在Verilog中存在着4种类型的循环语句，⽤来控制执⾏语句的执⾏次数。
1）forever语句：连续执⾏的语句。
2）repeat语句：连续执⾏n次的语句。
3）while语句：执⾏语句，直⾄某个条件不满⾜。
4）for 语句：三个部分，尽量少⽤或者不⽤for循环。
各语句的格式与注意事项：
1）forever格式：
forever 语句；
或：forever begin 多条语句 end
常⽤于产⽣周期性的波形，⽤来作为仿真测试信号。
它与always的不同之处是不能独⽴在程序中，必须写在initial块中。
2）repeat格式：
repeat（表达式）语句；
或：repeat（表达式） begin 多条语句 end
在repeat中，其表达式常为常量表达式。
（可实现乘法器P60）
3）while格式：
while（表达式）语句；
或：while（表达式） begin 多条语句 end
4）for的格式：
for（表达式1；表达式2；表达式3）
语句；
执⾏过程与 c 语⾔中的for循环相同，注意表达式之间要⽤分号分割。
veriloghdl的行为语句
Verilog HDL的行为语句Verilog HDL有许多的行为语句，使其成为结构化和行为性的语言。
Verilog HDL语句包括：赋值语句、过程语句、块语句、条件语句、循环语句、编译预处理等，如表5-14所示。
符号“√”表示该语句能够为综合工具所支持，是可综合的。
5.3.1 赋值语句赋值语句包括持续赋值语句与过程赋值语句。
1. 持续赋值语句assign为持续赋值语句，主要用于对wire 型（连线型）变量赋值。
例如：assign c=~(a&b); 在上面的赋值中，a、b、c三个变量皆为wire型变量，a和b 信号的任何变化，都将随时反映到c上来。
2. 过程赋值语句过程赋值语句多用于对reg型变量进行赋值。
过程赋值有阻塞赋值和非阻塞赋值两种方式。
a. 非阻塞赋值方式非阻塞赋值符号为“<=”，如：b<=a; 非阻塞赋值在整个过程块结束时才完成赋值操作，即b的值并不是立刻就改变的。
b. 阻塞赋值方式阻塞赋值符号为“=”，如：b=a; 阻塞赋值在该语句结束时就立即完成赋值操作，即b的值在该语句结束时立刻改变。
如果在一个块语句中（例如always块语句），有多条阻塞赋值语句，那么在前面的赋值语句没有完成之前，后面的语句就不能被执行，仿佛被阻塞了一样，因此称为阻塞赋值方式。
5.3.2 过程语句VerilogHDL中的多数过程模块都从属于以下2种过程语句：initial及always。
在一个模块（module）中，使用initial和always语句的次数是不受限制的。
initial语句常用于仿真中的初始化，initial过程块中的语句仅执行一次；always块内的语句则是不断重复执行的。
1. initial过程语句initial过程语句使用格式如下：initial begin 语句1; 语句2;| 语句n; end intial语句不带触发条件，initial过程中的块语句沿时间轴只执行一次。
verilog语句讲解
verilog语句讲解Verilog是一种基于硬件描述语言的编程语言，用于设计和模拟数字电路。
它支持逻辑门级、寄存器传输级、行为级等多层次的建模方式，并可用于仿真、综合和验证电路。
以下是对Verilog语句的简要讲解：1. 模块声明模块是Verilog设计中的基本单元，模块声明格式如下：module module_name (input input_name, output output_name);其中，模块名module_name是用户定义的字符串，input_name和output_name是模块的输入和输出端口。
模块内的代码块就可以在port的作用下被调用。
2. 数据类型Verilog支持多种数据类型，如位(bit)、字节(byte)、十六进制、整数、实数等。
其中，位(bit)是最基本的数据类型，同时也是最常用的数据类型。
3. 操作符Verilog支持多种操作符，包括算术操作符、比较操作符、位操作符、逻辑操作符等。
如算术操作符包括加、减、乘、除、取余等操作符；比较操作符包括相等、不等、大于、小于等操作符；位操作符包括与、或、异或等操作符；逻辑操作符包括与、或、非、异或等操作符。
4. flow controlVerilog中的流程控制语句包括if、for、while等。
其中，if语句用于实现条件分支，for语句和while语句用于实现循环。
5. 实例化实例化是指将一个模块嵌入到另一个模块中，实例化格式如下：module instance_name (input input_name, outputoutput_name);其中，实例名称instance_name是用户自定义的名称，input_name和output_name是模块的输入和输出端口。
6. 时序建模时序建模是Verilog中非常重要的部分，用于描述数字电路中不同元件之间的时序关系。
时序建模主要有以下几种形式：时钟、时序延迟、模拟延迟等。
常见组合逻辑电路
module mult_for(outcome,a,b); 7、 说 明 该 电 路 的 功 能
parameter size=8;
input[size:1] a,b; output [2*size:1] outcome; reg [2*size:1] outcome; integer i; 功 能： 两 个 八 位 数 相 乘
三、常用时序电路模块设计
(一) 简单时序逻辑电路的描述
基本D触发器
module DFF(Q,D,CLK); output Q;
※通常使用always @(posedge clk)或 @(negedge clk)块 来描述时序逻辑。
input D,CLK;
reg Q; always @(posedge CLK)
Q<=D;
endmodule
上升沿有效的边沿结构的D触发器ຫໍສະໝຸດ (二) 复杂时序逻辑电路的描述
※通常在always 过程语句里使用条件语句 来实现较复杂的时序逻辑电路 。
1、带清零端、置1端的D触发器
module DFF1(q,qn,d,clk,set,reset); output q,qn; input d,clk,set,reset; reg q,qn; always @(posedge clk ) begin if(!reset) begin q=0; qn=1; end
2、BCD码—— 七段数码显示 译码器
QUARTUS II编译后的生成的模块符号：
module encoder8_3(outcode,a,b,c,d,e,f,g,h); output[2:0] outcode; input a,b,c,d,e,f,g,h; reg[2:0] outcode; always @(a or b or c or d or e or f or g or h) begin if(h) outcode=3‟b111; else if(g) outcode=3‟b110; else if(f) outcode=3‟b101; else if(e) outcode=3‟b100; else if(d) outcode=3‟b011; 要求:输入高电平 有效,输出为原码, else if(c) outcode=3‟b010; else if(b) outcode=3‟b001; 哪一个输入的优先 else if(a) outcode=3‟b000;
Verilog行为语句
第六章 Verilog行为语句
§6.3 过程赋值语句 赋值分为两类: 1. 连续赋值语句(Continuous Assignments)——assign
语句，用于对wire型变量赋值，是描述组合逻辑最 常用的方法之一。 【例】assign c=a&b; //a、b、c均为wire型变量 详见§5.2。 2. 过程赋值语句(Procedural Assignments)——用于对 reg型变量赋值，有两种方式： 非阻塞(non-blocking)赋值方式： 赋值符号为<=，如 b <= a ； 阻塞（blocking)赋值方式： 赋值符号为=，如 b = a
材料与能源学院微电子工程系
第六章 Verilog行为语句
非阻塞赋值与阻塞赋值的区别
1. 非阻塞赋值方式 always @(posedge clk) begin b <= a ; c <= b; end clk
a
非阻塞赋值在块结束时才 完成赋值操作！
D DFF
Q
b
D
Q DFF
c
注：c的值比b的值落后一个时钟周期！
材料与能源学院微电子工程系
第六章 Verilog行为语句
always的敏感信号表达式:
敏感信号表达式又称事件表达式或敏感信号列表，即当
该表达式中变量的值改变时，就会引发块内语句的执行。
因此敏感信号表达式中应列出影响块内取值的所有信号。 若有两个或两个以上信号时，它们之间用“or”连接。 例如： @(a) //当信号a的值发生改变 @(a or b) //当信号a或信号b的值发生改变 @(posedge clock) //当clock 的上升沿到来时 @(negedge clock) //当clock 的下降沿到来时 @(posedge clk or negedge reset) //当clk的上升沿到来或reset信号的下降沿到来
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二、块语句begin-end
块语句是由块标志符begin-end界定的一组语句。 当块语句只包含一条语句时，块标志符可以缺省。 begin-end串行块中的语句按顺序执行。比如： begin b=a; c=b; end //块执行完后，b、c 的值是相同的
三、 赋值语句
assign持续赋值语句
case语句
case语句的使用格式如下：
case （敏感表达式） 值1： 语句1； //case分支项 值2： 语句2； …… 值n： 语句n; default：语句n+1； endcase
BCD码—七段数码管显示译码器
module decode4_7(decodeout,indec); output[6:0] decodeout; input[3:0] indec; reg[6:0] decodeout; always @(indec) begin case(indec) //用case语句进行译码 4'd0:decodeout=7'b1111110; 4'd1:decodeout=7'b0110000; 4'd2:decodeout=7'b1101101; 4'd3:decodeout=7'b1111001; 4'd4:decodeout=7'b0110011; 4'd5:decodeout=7'b1011011; 4'd6:decodeout=7'b1011111; 4'd7:decodeout=7'b1110000; 4'd8:decodeout=7'b1111111; 4'd9:decodeout=7'b1111011; default: decodeout=7'bx; endcase end endmodule
七、任务与函数
任务（task）
任务定义格式： task <任务名>； //注意无端口列表 端口及数据类型声明语句； 其它语句； endtask 任务调用的格式为： <任务名>（端口1，端口2，……）; 需要注意的是：任务调用时和定义时的端口变量应是 一一对应的。
使用任务时，需注意
任务的定义与调用须在一个module模块内。
阻塞赋值 module block(c,b,a,cclk,a; reg c,b; always @(posedge clk) begin b=a; c=b; end endmodule
阻塞赋值与非阻塞赋值
非阻塞赋值仿真波形 图
阻塞赋值仿真波形图
阻塞赋值与非阻塞赋值
`define
编译向导语句 `include `ifdef, `else, `endif
√
√
一、 always过程语句
always过程语句使用模板：
always @(<敏感信号列表>) begin …… end 敏感信号列表：当该列表中变量的值改变时，就 会引发块内语句的执行。 因此敏感信号列表中应包含影响块内语句执 行的所有信号。若有两个或两个以上信号时，它 们之间用关键词“or”连接。
任务与函数的比较
八、顺序执行与并发执行
两个或更多个“always”过程块、 “assign”持续赋值语句、实例元件调用 等操作都是同时执行的。 在“always”模块内部，其语句如果是非 阻塞赋值，也是并发执行的；而如果是 阻塞赋值，则语句是按照指定的顺序执 行的，语句的书写顺序对程序的执行结 果有着直接的影响。
阻塞赋值在该语句结束时就立即完成赋值操作。
阻塞赋值与非阻塞赋值
非阻塞赋值 module non_block(c,b,a,clk); output c,b; input clk,a; reg c,b; always @(posedge clk) begin b<=a; c<=b; end
endmodule
Verilog-2001新的规定
Verilog-2001标准中对敏感信号列表新的规定： 1）敏感信号列表中可用逗号分隔敏感信号,比如： always @(a or b or cin) 等价于 always @(a,b,cin) 2）在描述组合逻辑电路时，在敏感信号列表中使用通 配符“*”，表示包括该过程块中所有的敏感信号，比 如： always @(a or b or cin) 等价于 always @(*) 等价于 always @ *
for语句
for语句的使用格式如下（同C语言）：
for（表达式1；表达式2；表达式3）语句；
即： for（循环变量赋初值；循环结束条件；循环变量增值） 执行语句；
用for语句描述七人投票表决器
module voter7(pass,vote); output pass; input[6:0] vote; reg[2:0] sum; reg pass; integer i; always @(vote) begin sum=0; for(i=0;i<=6;i=i+1) if(vote[i]) sum=sum+1; if(sum[2]) pass=1; //超过4人赞成，则通过 else pass=0; end endmodule
主要用于对wire型变量的赋值。 比如： wire a, b ,c; assign c=a&b;
过程赋值语句
过程赋值语句多用于对reg型变量进行赋值。 （1）非阻塞（non_blocking）赋值方式
赋值符号为“<=”， 如：b<= a；
非阻塞赋值在整个过程块结束时才完成赋值操 作。 （2）阻塞（blocking）赋值方式 赋值符号为“=”， 如：b= a；
上面的get0函数循环核对输入数据x的每一位，计算出x中
0的个数，并返回一个适当的值。
在使用函数时，需注意
函数的定义与调用须在一个module模块内。 函数只允许有输入变量且必须至少有一个输入变量， 输出变量由函数名本身担任，在定义函数时，需对函数 名说明其类型和位宽。 定义函数时，没有端口名列表，但调用函数时，需列 出端口名列表，端口名的排序和类型必须与定义时的相 一致。这一点与任务相同 函数可以出现在持续赋值assign的右端表达式中。 函数不能调用任务，而任务可以调用别的任务和函数， 且调用任务和函数个数不受限制。
五、循环语句
在Verilog中存在四种类型的循环语句，用来控制
语句的执行次数。这四种语句分别为:
（1）forever：连续地执行语句；多用在“initial”
块中，以生成时钟等周期性波形。 （2）repeat：连续执行一条语句n次。
（3）while：执行一条语句直到某个条件不满足。
（4）for：有条件的循环语句。
第6章 Verilog行为语句
Verilog HDL行为语句
类别 initial 过程语句 块语句 always 串行块begin-end 并行块fork-join √ √ 语句 可综合性
赋值语句
持续赋值assign
过程赋值=、<= if-else
√
√ √ √ √
条件语句 循环语句
case for repeat while forever
函数的目的是返回一个值，以用于表达式计算 函数的定义格式：
function <返回值位宽或类型说明> 函数名； 端口声明； 局部变量定义； 其它语句； endfunction
<返回值位宽或类型说明>是一个可选项，如果 缺省，则返回值为1位寄存器类型的数据。
函数举例
function[7:0] get0; input[7:0] x; reg[7:0] count; integer i; begin count=0; for (i=0;i<=7;i=i+1) if(x[i]=1'b0) count=count+1; get0=count; end endfunction
宏替换`define
`define语句用于将一个简单的名字或标志符（或称
为宏名）来代替一个复杂的名字或字符串，其使用 格式为： `define 宏名（标志符） 字符串
如：`define sum ina+inb+inc+ind
在上面的语句中，用简单的宏名sum来代替了一个复杂的 表达式ina+inb+inc+ind，采用了这样的定义形式后，在后 面的程序中，就可以直接用sum来代表表达式 ina+inb+inc+ind了。
定义任务时，没有端口名列表，但需要紧接着进行输入 输出端口和数据类型的说明。 当任务被调用时，任务被激活。任务的调用与模块调用 一样通过任务名调用实现，调用时，需列出端口名列表，
端口名的排序和类型必须与任务定义中的相一致。
一个任务可以调用别的任务和函数，可以调用的任务和 函数个数不限。
函数（ function ）
//当clk的上升沿到来或reset信号的下降沿到来 注意：避免将边沿敏感信号和电平敏感信号列在一起。
敏感信号列表举例
1位全加器的设计：
module full_add (a,b,cin,sum); input a,b,cin; output [1:0] sum; reg[1:0] sum; always @ (a or b or cin) begin sum=a+b+cin; end endmodule
敏感信号列表
例如：
@(a) @(a or b) @(posedge clock) @(negedge clock) //当信号a的值发生改变 //当信号a或信号b的值发生改变 //当clock 的上升沿到来时 //当clock 的下降沿到来时