K60时钟分配(中文)
BenQ K60 说明书
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K60(Rev6-Ch55-TSI)(中文)
第55 章触屏输入(Touch senseinput ,TSI)55.1 引言触摸感应输入（TSI）模块具有高灵敏和强鲁棒性的电容触摸感应检测能力。
通过独立的可编程的检测阈值和结果寄存器，TSI模块可以完成电容的测量。
TSI 模块在带有超低电流加法的低功耗模式下运行，能以一个触摸事件唤醒CPU。
它是一种稳定的电容测量模块，能够实现键盘触摸，旋转和滑动。
55.2 特点（1）具有多达16个输入的电容触摸感应式引脚和独立结果寄存器（2）具有可编程的阈值上下限，自动检测电极电容量的改变（3）在运行模式和低功耗模式下，自动周期扫描单元会有不同的占空比（4）为了实现键盘触摸，旋转，滑动，完全支持FSL触摸感应SW库（TTS）。
（5）运行在所有低功耗模式下：Wait, Stop, VLPR, VLPW, VLPS,LLS,VLLS{3,2,1}（6）能够从低功耗模式中唤醒MCU（7）配置中断：a.扫描结束中断或者超出范围中断b.TSI错误中断：电极板和VDD/VSS短路或者转换运行超时（8）补充温度和提供电压变化（9）在低功耗模式下，支持不需要外部晶体的操作，（10）每个电极电容量测量可以整合从1到4096次（11）可编程的电极振荡器和TSI参考振荡器可以实现模块灵敏度高，扫描时间短和功耗低的功能（12）在不需要外部硬件时，实现每个电极电容测量只需要使用一个引脚55.3 总述这部分是对TSI模块的总述。
下图给出了简化了的TSI模块结构图。
图55-1 触摸感觉输入结构图55.3.1 电极电容测量单元电极电容测量单元能感应一个TSI引脚的电容量变化和输出一个16位结果。
这个模块基于双振荡器架构。
其中一个振荡器和外部电极阵列连接，根据电极电容器震荡；而其他振荡器则根据内部参考电容器进行振荡。
在可配置的外部电极振荡器振荡期间，参考振荡器的周期计数值可以衡量引脚的电容量。
图55-2 TSI电容衡量单元结构图为了适应电极电容量的不同大小，电极振荡器使用一个可编程的电流源对引脚电容进行充电和放电，该电流源由SCANC[EXTCHRG]位进行选择。
K60(Rev6-Ch12-SIM)(Chinese)
12 芯片配置模块12.1 简介注意：具体芯片有关该模块的具体实现细节请参考芯片配置章节有关内容。
系统集成模块（SIM）包括系统控制及系统配置寄存器。
12.1.1 特性1）系统时钟的配置（1）为SDHC、IIS、以太网时间戳、USB以及PLL/FLL等提供时钟源选择；（2）系统时钟分频值；（3）IIS和USB时钟分频值2）架构的时钟门控制3）Flash配置；4）USB基准配置；5）RAM大小配置；6）可变化的外部时钟和错误时钟源选择；7）UART0和UART1收/发源的选择/配置；8）复位引脚滤波。
12.1.2 工作模式（1）运行模式（2）休眠模式（3）深度休眠模式（4）VLLS模式12.1.3 SIM引脚说明12.2 存储器映射及寄存器定义SIM模块包含很多位域用于为不同模块时钟选择时钟源和分频。
包括时钟框图和时钟定义的详细信息参见时钟分配（Clock Distribution）一章。
注意：SIM_SOPT1寄存器同其他SIM寄存器有不同的基址。
SIM存储器映射：12.2.1 系统选项寄存器1（SIM_SOPT1）SOPT1寄存器的复位值为如下：从POR和LVD退出：USBREGEN被置1，USBSTBY 被清0，OSC32KSEL被清0。
从VLLS或其它系统复位退出：USBREGEN，USBSTBY和OSC32KSEL不受影响。
地址：SIM_SOPT1-4004_7000h 基址+0h偏移量=4004_7000h说明x表示在复位时未定义12.2.2 系统选项寄存器2（SIM_SOPT2）SOPT2包含选择本设备上多个模块时钟源选项的控制。
包括框图及设备时钟定义的详细信息参见Clock Distribution一章。
地址：SIM_SOPT2 –4004_7000h 基址+ 1004h 偏移量= 4004_8004h12.2.3 系统选项寄存器4（SIM_SOPT4）地址：SIM_SOPT4 –4004_7000h 基址+ 100Ch 偏移量= 4004_800Ch12.2.4 系统选项寄存器5（SIM_SOPT4）地址：SIM_SOPT5 –4004_7000h 基址+ 1010h 偏移量= 4004_8010h12.2.5系统选项寄存器6（SIM_SOPT6）注意：RSTFLTEN和RSTFLTSEL的复位只有在上电复位时有效，其它的复位对它们没有影响。
微机原理K60大作业
多功能电子时钟系统1、显示时间24小时制,可调时间，按*键后两位分钟数闪，表示可以调节（0键+，#键-），再按*键时钟闪，再次按下则表示时间调整完毕，2、Key2按下之后显示闹钟界面，同样可以调节，闹钟用LED1示意蜂鸣器强度，可以通过电位器调节。
调节时假设闹钟响（灯亮）；再按key1回到时钟界面；当前时间与闹钟设置时间一样时，闹钟响（LED1亮）1分钟结束后熄灭。
3、Key3按下之后进入秒表界面，按1键开始/暂停，2键停止；3键返回时钟界面4、时间快捷修改法：Uart2电脑发给K60“12.12.12”可以精确修改时间到秒，同时显示修改后时间及当前闹钟设置值。
5、初始时间12.12.12，初始闹钟00.00，初始闹钟功能关闭，按下闹钟设置键（key2）闹钟功能开启；思路：1、Gpio ：闹钟（LED1)（8）、时间LED2、（8+4）、uart2、按键1、2、3+闪+加+减2、按键：按键1、2、3+闪+加+减3、Uart2发送给电脑时间，电脑可以发送时间。
4、ADC电位器5、MCG时钟6、PIT0=1s，PIT1=5ms，PIT2闪7、Irq中断方式代码：#include"MK60D10.h"#include"adc.h"#include"irq.h"#include"xianshi.h"#include"uart.h"#include"xianshi.h"int shizhong=12,fenzhong=12,miaozhong=0;float voltage=0;int s[6]={0},n[4]={0};unsigned int table[10]={0x3F,0x06,0x5B,0x4f,0x66,0x6d,0x7d,0x07,0x7f,0x6f}; unsigned int ptb=0;unsigned int miaobiaom=0,miaobiaoms=0,m[4]={0};//Ãë±íunsigned char chs[6]={0},chn[4]={0};//²¢ËÍʱ¼äunsigned int i=0,j=0,ii=0;unsigned int key1sta=1,key2sta=1,key3sta=1,temp1,temp2,temp3,N=0;//pwmint pwm;//fasong¼Æʱint fasong1s=0;//juzhengjianpanunsigned int bKeyTest=0;int panduan1=0;int jishu=0,panduanshan=0;//ÉÁÁÁvoid pit(void){SIM->SCGC6|=1<<23;PIT->MCR&=~0X2;//¶¨Ê±1sPIT->CHANNEL[0].LDVAL=48000000-1;PIT->CHANNEL[0].TCTRL|=0X03;enable_irq(68);//10MSPIT->CHANNEL[1].LDVAL=480000-1;PIT->CHANNEL[1].TCTRL|=0X03;enable_irq(69);//5msPIT->CHANNEL[2].LDVAL=120000-1;PIT->CHANNEL[2].TCTRL|=0X03;enable_irq(70);//0.2MSPIT->CHANNEL[3].LDVAL=9600-1;PIT->CHANNEL[3].TCTRL|=0X03;enable_irq(71);}void PIT0_IRQHandler(void ){PIT->CHANNEL[0].TFLG|=0x1u;//mÃë¼Æʱmiaozhong++;if(miaozhong>59){fenzhong++;miaozhong=0;}if(fenzhong>59){shizhong++;fenzhong=0;}if(fenzhong<0)fenzhong=59;if(shizhong>23){shizhong=0;}if(shizhong<0)shizhong=23;//Ãë¼Æʱ½áÊøs[0]=shizhong/10;s[1]=shizhong%10;s[2]=fenzhong/10;s[3]=fenzhong%10;s[4]=miaozhong/10;s[5]=miaozhong%10;n[0]=naozhongs/10;n[1]=naozhongs%10;n[2]=naozhongf/10;n[3]=naozhongf%10;for(i=0;i<6;i++)chs[i]=s[i]+'0';for(i=0;i<5;i++)chn[i]=n[i]+'0';if(panduan1){//²¢ËÍʱ¼äuart2_putstring("the time is ");for(i=0,j=0;i<6;i++,j++){if(j==2||j==4) uart2_putchar('-');uart2_putchar(chs[i]);}uart2_putstring(" / the alarm clock is ");for(i=0,j=0;i<4;i++,j++){if(j==2) u art2_putchar('-');uart2_putchar(chn[i]);}uart2_putstring("\n");//²¢ËÍÍê³Épanduan1=0;}}void PIT1_IRQHandler(void ) //10ms{PIT->CHANNEL[1].TFLG|=0x1u;if(model==3&&model3_1){miaobiaoms++;if(miaobiaoms==100){miaobiaom++;miaobiaoms=0;}}m[0]=miaobiaom/10;m[1]=miaobiaom%10;m[2]=miaobiaoms/10;m[3]=miaobiaoms%10;//°´¼üN++;if(N%5==0){TestKey();//juzhengjianpan}if(N%2==0){temp1=PTE->PDIR;temp1&=(1<<26);if((key1sta&&(!temp1))) //ʱÖÓKEY1{if(model!=3) model=1;else {model3_1=~model3_1;}}if(temp1) key1sta=1;else key1sta=0;//temp2=PTE->PDIR;temp2&=(1<<25);if(key2sta&&(!temp2)) //ÄÖÖÓ{if(model!=3) { model=2;naozhongkai=1;}else {model3_2=0;model3_1=0;}if(model3_2==0){miaobiaom=0;miaobiaoms=0;model3_2=1;}}if(temp2) key2sta=1;else key2sta=0;//temp3=PTE->PDIR;temp3&=(1<<24);if(key3sta&&(!temp3)) //Ãë±íKEY3{if(model!=3){model=3;model3_1=0;model3_2=1;}else {model=1; }}if(temp3) key3sta=1;else key3sta=0;}//uart²¢ËÍʱ¼äif(panduan){shizhong=(UART2_RecBuf[0]-48)*10+UART2_RecBuf[1]-48;fenzhong=(UART2_RecBuf[3]-48)*10+UART2_RecBuf[4]-48;miaozhong=(UART2_RecBuf[6]-48)*10+UART2_RecBuf[7]-48-1;panduan=0;panduan1=1;}}void PIT2_IRQHandler(void ) //2.5ms4¶ÎÊýÂë¹ÜÏÔʾ{PIT->CHANNEL[2].TFLG|=0x1u;voltage=3.3*adc0_convert()/4095;naozhong();PTB->PDOR&=~0Xf;PTB->PDOR|=1<<ptb;PTB->PDOR|=0xff<<16;if(model==1){if(ptb==0&&panduanshan!=2) PTB->PDOR&=~(table[s[0]]<<16);if(ptb==1&&panduanshan!=2) PTB->PDOR&=~((table[s[1]]|(0x01<<7))<<16);if(ptb==2&&panduanshan!=1) PTB->PDOR&=~(table[s[2]]<<16);if(ptb==3&&panduanshan!=1) PTB->PDOR&=~(table[s[3]]<<16);}if(model==2){if(ptb==0&&panduanshan!=2) PTB->PDOR&=~(table[n[0]]<<16);if(ptb==1&&panduanshan!=2) PTB->PDOR&=~((table[n[1]]|(0x01<<7))<<16);if(ptb==2&&panduanshan!=1) PTB->PDOR&=~(table[n[2]]<<16);if(ptb==3&&panduanshan!=1) PTB->PDOR&=~(table[n[3]]<<16);}if(model==3){if(ptb==0&&panduanshan!=2) { PTB->PDOR&=~(table[m[0]]<<16); }if(ptb==1&&panduanshan!=2) PTB->PDOR&=~((table[m[1]]|(0x01<<7))<<16);if(ptb==2&&panduanshan!=1) PTB->PDOR&=~(table[m[2]]<<16);if(ptb==3&&panduanshan!=1) PTB->PDOR&=~(table[m[3]]<<16);}ptb++;if(tiaozheng1!=0){if(jishu>=9)if(ptb==2||ptb==3){if(tiaozheng1%2!=0) panduanshan=1;else panduanshan=2;if(jishu>=18) {jishu=0;panduanshan=0;}}}else panduanshan=0;if(ptb>3) {ptb=0;jishu++;}}void PIT3_IRQHandler(void )//ÄÖÖÓÏÔʾ{pwm=voltage*100/3.3;PIT->CHANNEL[3].TFLG|=0x1u;if((naozhongL==1||model==2)&&model!=3){if(ii<pwm) PTC->PDOR&=~0xff;else PTC->PDOR|=0xff;ii++;if(ii==100) ii=0;}else PTC->PDOR|=0xff;}。
飞思卡尔KCHENET中文
飞思卡尔K60 参考手册2012年6月2日版Chapter45 ENET·实现802.3规范，支持前导码/SFD产生，帧填充，CRC产生和校验·支持0长度前导码·可动态配置为支持10/100Mbps·支持10/100Mbps全双工，可配置为半双工·与AMDmagic包检测兼容·可以支持PHY：>4比特MII，工作于25MHz>2比特RMII，工作于50MHz·64比特FIFO用户应用接口·全速CRC32校验，可配置是否转发FCS给客户层·CRC32产生并添加到发送帧中，也可直接由用户应用提供FCS·全双工模式下：>实现自动pause帧产生和终止，允许没有用户应用干预的流控。
>pause时长可动态编程>pause帧生产可以有用户应用产生来进行流控>可配置是否将pause帧转发给应用>实现标准的流控机制。
·半双工模式下：提供完整的冲突检测，包括jamming，backoff和自动重传等·支持VLAN帧·可编程的MAC地址：插入到发送帧，接收时丢弃地址不匹配的帧（广播帧和pause帧除外）·可编程为混杂模式，接收时不检查MAC地址·接收时采用hash开展多播地址和组播地址过滤，节省上层处理负担·可编程的最大帧长，支持标准和专有帧长·统计·简单握手的用户应用FIFO接口，提供完全可编程的深度和门限·用户接口收到的每个帧都提供各自的状态，如帧长，类型，错误信息等·多种内部loopback选项·MDIO主接口用于PHY的配置，采用两个可编程MDIO基地址·支持传统的FEC缓冲区描述符45.1.2.2 IP协议性能优化·只对协议数据和IP头优化·支持线速处理·支持IPV4和IPV6·其他类型和协议数据透传·指示VLAN帧·接收时自动进行IP头和载荷校验计算和检查·自动IP收和载荷简要产生并自动插入到发送帧中·支持IP、TCP、UDP、ICMP数据校验和产生和检查·支持IPV4和TCP协议头部的所有可选项·支持IPV6·支持接收IP和协议错误的统计信息·可配置自动丢弃错误帧·可配置自动进行收发期间IP和TCP.UDP.ICMP头字节顺序的转换·可配置接收时丢弃短IP帧的填充·可配置以太网载荷对齐，以允许头部和载荷的32比特对齐处理·FIFO可配置为存储转发45.3.1 ENET_EIR事件发生时会设置EIR中的一个比特，如果相应的EIMR位置位，则会产生一个中断。
K60时钟分配(中文)
第 5 章时钟分配5.1 概要MCG 模块主要控制用于产生系统时间的时钟源，时钟发生器将选择好的时钟源分成各种时钟域，包括系统主机时钟、系统从机时钟以及flash 存储器时钟。
另外，时钟发生器可以为各个模块产生特定的时钟门，允许单独开关各个模块。
系统主时钟由MCGOUTCLK 时钟产生。
时钟发生器电路提供多种分频因子，使设备的不同部分产生不同频率的时钟，这样以便做到功耗与性能之间的权衡。
各种模块(例如USB OTG 控制器)，都有其特定的模块时钟，这些时钟由MCGPLLCLK 或MCGFLLCLK 时钟产生。
除此之外，有些模块特定时钟的时钟源是可以更换的。
SIM 模块的SOPT 寄存器可以控制大多数模块的时钟。
5.2 编程模型时钟源的选择和混合是通过MCG模块来控制和编程的，而系统的时钟分频因子和模块时钟门是通过SIM模块来编程设置的。
详细信息参见具体的寄存器和位描述。
5.3 高级设备时钟框图系统振荡器模块、MCG 模块和SIM 模块的寄存器对信号混合，分频因子和时钟门的控制如下：图5-1 时钟框图5.4 时钟定义下表描述了上面框图的时钟。
5.4.1 设备时钟汇总表5-1 是芯片时钟的详细信息。
表5-1 时钟汇总5.5 内部时钟需求时钟分频器可以通过SIM 模块的CLKDIV 寄存器设置。
每个分频器的分频因子可编程设置，能选择一到十六。
配置此设备的时钟必须满足下列要求：1. 内核和系统时钟频率必须在100MHz 以内。
2. 总线时钟频率必须编程设置不大于50MHz，且是内核时钟的整数分频。
3. flash 模块时钟频率必须编程设置不大于25MHz，且是总线时钟的整数分频。
4. FlexBus 时钟频率必须编程设置成不大于总线时钟。
此设备的若干常用时钟配置如下：选择1：5.5.1 复位后的时钟分频值每个时钟分频器都可以通过SIM 模块的CLKDIVn 寄存器来设置分频因子。
Flash 存储器的FTFL_OPT[LPBOOT]位可以控制内核时钟的复位值、系统时钟、总线时钟和flash 时钟分频器。
K60(Rev6-Ch49-SPI)(中文)
第49章SPI（DSPI）49.1 导言串行设备接口（serial peripheral interface ，SPI）模块提供一个在MCU和一个外部设备之间进行通信的同步串行总线。
49.1.1 框图SPI（DSPI）的框图如下所示：图49-1 DSPI框图49.1.2 特性DSPI支持三种SPI特性：•全双工，四线同步传输•主机与从机模式•持续选择从机，使数据流工作在从机模式下•使用有4级TX FIFO缓冲进行传输操作•使用有4级RX FIFO缓冲进行接收操作•TX与RX的FIFO可以被分别地禁止，低延迟更新到SPI队列•TX和RX的FIFO在调试解除时是透明的•可对每一帧的传输属性进行编程：•2个传输属性寄存器•可以对串行时钟的极性和相位进行编程•多种可编程的延迟•串行帧长度可被编程为4到16位，通过软件控制可以扩展•可以连续保持片选•6个外设片选，可以用复用器扩展到64个•通过复用器稳定地支持多达32个设备片选•DMA支持附加到TX FIFO的入口并且从RX FIFO中移除入口•TX FIFO未满（TFFF）•RX FIFO未空（RFDF）•6个中断条件：•到达队列结尾（EOQF）•TX FIFO未满（TFFF）•当前帧传输完成（TCF）•在发送FIFO为空时试图发送（TFUF）•RX FIFO未空（RFDF）•在接收FIFO满时接收帧（RFOF）•全局中断请求线•在与低俗外设进行通信时使用变更的SPI传输格式•低功耗结构特性•支持停止模式•支持休眠模式49.1.3 DSPI配置DSPI模块始终工作在SPI配置下。
SPI配置允许DSPI发送和接收串行数据。
此配置允许SDPI工作像基本SPI模块一样，使用内部FIFO，支持外部队列操作。
发送数据和接收数据在不同的FIFO。
主机CPU或一个DMA控制器从接收FIFO读取接收数据，并且写发送数据到发送FIFO。
对于队列操作，SPI队列可以驻留在系统RAM，并扩展到DSPI。
k60介绍(中文)
第2章简介2.1 概要本章提供了Kinetis组合和K60系列产品的概述。
同时，本章提供了本文件所包涵设备的高水准的描述。
2.2 Kinetis组合Kinetis是低功耗可扩展和在工业上使用混合信号ARM®Cortex™-M4系列MCU的最好的组合。
第一部分介绍超过200引脚、外围设备和软件兼容性的5个MCU系列。
每个系列提供了优良的性能，与普通外设内存，内存映射，并提供内部和系列之间轻松迁移包和功能可扩展性。
Kinetis MCUs使用了飞思卡尔的新的90nm带有独特FlexMemory的薄膜存储器（TFS）闪存技术。
Kinetis系列MCU结合了最新的低功耗革新技术和高性能，高精密混合信号功能与连通，人机界面，安全及外设广泛。
Kinetis MCUs使用了飞思卡尔和ARM第三方合作伙伴的市场领先的捆绑模式。
表示低功耗混合信号USB 段LCD以太网加密和篡改检测DDR所有Kinetis系列都包涵强大的逻辑、通信和时序阵列和带有伴随着闪存大小和I/O数量的集成度等级的控制外围部件。
所有的kinetis系列包涵一下共同特征：· 内核：· ARM Cortex-M4内核提供1.25 DMIPS / MHz的DSP指令（浮点单元在kinetis系列可用）。
· 高达32位的DMA，同时尽可能减小CPU干预。
· 提供50MHz、72MHz和100MHz几种CPU频率（120MHz和150MHz在kinetis可用）。
· 超低功耗：· 10种低功耗操作模式通过优化外设执行和唤醒时间来延长电池寿命。
· 为了增加低功耗的灵活性，增加了低漏唤醒单元、低功耗定时器和低功耗RTC。
· 业界领先的快速换醒时间。
· 内存：· 从32 KB闪存/ 8 KB的RAM可扩展为1 MB闪存/128 KB的RAM。
同时使空白的独立闪存执行代码和固件更新。
K60（Rev6-Ch24-MCG）（中文）
第24章多用途时钟信号生成器（MCG）24.1 介绍多用途多用途时钟信号生成器（MCG）模块为MCU提供多种时钟源选项。
这个模块由一个频率环锁（FLL）和一个相位环锁（PLL）组成。
FLL可由一个内部或外部参考时钟控制，而PLL可由一个外部参考时钟控制。
这个模块要么在FLL或PLL输出时钟之间，要么在内部参考时钟或外部参考时钟之间选择一个时钟源以作为MCU系统时钟。
MCG操作与晶体振荡器有关，其中晶体振荡器允许一个外部晶体、陶瓷共振器或外部时钟源产生外部参考时钟。
24.1.1 特性MCG模块的关键特性：◆频率环锁（FLL）。
●数控石晶（DCO）。
●DCO可设置时钟范围有四个。
●低频率外部参考时钟源的编程选项和最大DCO输出频率。
●内外参考时钟可以作为FLL源。
●可以作为其他片上外设的时钟源。
◆相位环锁（PLL）●电压控制振荡器（VCO）●外部参考时钟作为PLL时钟源。
●VCO频分模块。
●相位/频率检测器。
●集成环过滤器。
●可以作为其他片上外设的时钟源。
◆内参考时钟生成器●9个微调位的精确慢时钟●4个微调位的快时钟●可以被用作FLL的时钟源。
在FEI模式下，只有慢内参考时钟（IRC）可以被用作FLL源。
●无论是快时钟还是慢时钟都不能用作MCU的时钟源●可以作为其他片上外设的时钟源。
◆低功耗的石晶时钟发生器位MCG外部参考提供控制信号：●HGO，RANGE，EREFS◆从晶振获得外部时钟●可被用作FLL或PLL的时钟源●可被用作MCU的时钟源◆从RTC获得外部时钟●只能作为FLL的时钟源●只能选择MCU的时钟源◆带有重置请求能力的外部时钟监视器，可以在FBE，PEE，BLPE或者FEE模式下对外部时钟进行监测◆在PLL中使用的有中断请求能力的锁检测器◆外时钟参考的内参考时钟自动裁切功能（ATM）。
◆FLL和PLL的参考分频。
◆为其他片上设备提供时钟源的MCG PLL 时钟(MCGPLLCLK)◆为其他片上设备提供时钟源的MCG FLL时钟(MCGPLLCLK)◆为其他片上设备提供时钟源的MCG Fixed Frequency时钟(MCGPLLCLK)◆为其他片上设备提供时钟源的MCG 内参考时钟(MCGPLLCLK)图24-1 多用途时钟生成器（MCG）框图24.1.2 运行模式MCG共有九中运行模式：FEI，FEE，FBI，FBE，PEE，BLPI，BLPE，和终止模式。
K60(Rev6-Ch38-PDB)(中文)
第38章可编程延时模块（Programmable Delay Block，PDB）注意：有关此模块的特定芯片的实现详细信息实例，请参阅芯片配置一章。
38.1 概述PDB可以为内部或外部触发源提供可控制的延时，可以为ADC的硬件触发输入或为DAC的产生提供可编程的间隔。
这样就可以为ADC转换和DAC输出的完成提供精确的时间。
PDB模块还可以提供脉冲输出，就跟CMP模块中的采样窗口一样。
38.1.1 特性1．多达15种输入触发中断源和软件触发中断源2．多达8路的可配置PDB通道一个PDB模块对应一个ADC为每个PDB 通道ADC 触发器选择一个触发器输出的ADC 硬件触发器和多达8 个预输出每个输出有一个16位的延时寄存器可选的旁路电阻运行模式有单次触发模式和连续模式背靠背模式，可以使得ADC转换完成后触发下个PDB通道可编程的延时中断顺序错误中断每个触发器有一个通道标志和一个顺序错误标志支持DMA3．高达8路的DAC内部触发源每个DAC模块有一个内部触发输出每个DAC触发输出有一个16位的内部延时寄存器可选旁路延迟时间间隔触发寄存器可选的外部触发源4．高达8路的脉冲输出脉冲输出可以独立的使能或禁止脉宽可调注意：PDB 的数量的输入和输出出发是与特定芯片有关的。
详细信息请参阅芯片配置信息。
38.1.2 实现下面的字母表示触发数量：1．N-总的可用的PDB通道数2．n-PDB通道号，范围0～N-13．M-每个PDB通道的总得可用的触发器4．m-触发号，范围0～M-15．X-总的DAC内部触发数量6．x-DAC内部触发号，范围0～X-17．Y-总的脉冲输出8．y-脉冲输出号，范围0-Y-1注意：模块输出的数量触发的核心是与特定芯片的。
输出触发执行的核心模块，请参阅芯片配置信息。
38.1.3 背靠背的确认连接PDB背靠背操作确认连接是与具体芯片有关的。
关于实现，参考芯片配置说明。
38.1.4 DAC外部触发输入连接DAC的外部触发输入连接的实现是与具体芯片有关的。
K60系统时钟模块
14.2 电源管理模块
电源模式组成
电源管理控制器为用户提供了多达10种电源模式。分别是： RUN、WAIT、VLPR、VLPW STOP、VLPS、LLS、VLLS3、VLLS2、 VLLS1。
电源模式功能 • 1 电源模式切换
任意时刻的芯片复位都会使芯片转到正常的运行状态。 在运行、等待和停止模式的不同转换过程中，必须开启电 源调节器的功能。
系统时钟功能（续）
SIM模块能对系统的各种时钟进行配置，它的SCGCx寄 存器可以对每个模块的时钟进行单独的开启和关闭，该寄 存器在复位时被清零，从而使得相应模块的时钟被关闭。
14.1 时钟系统
时钟系统的框图
14.1 时钟系统
时钟设置方法 对时钟的设置，必须满足一定的要求。 1）内核和系统时钟频率必须在 100MHz以内。 2）总线时钟频率不大于50MHz，且必 须是内核时钟的整数分频。 3）Flash模块时钟频率不大于25MHz， 且必须是总线时钟的整数分频。 4）FlexBus时钟频率不大于总线时钟。
14.3 端口控制与中断模块
端口控制与中断模块简述
端口控制与中断模块支持外部中断、数字滤波和端口 控制等功能。
端口控制
若启动端口功能，端口的数字滤波器功能在所有数字 引脚复用功能有效。 对于32位的端口的每个引脚都可以独立地配置其功能。 同一端口的所有数字滤波器以时钟为单位的滤波带宽 相同， 只有当这个端口的数字滤波器功能被禁用时才能 更改带宽值。
14.4 看门狗
计算机正常运行（COP）看门狗
当应用软件与期望的运行不相符时，COP看门 狗试图强制系统复位。 任何复位之后，COP计数器都会被激活。 服务于（清除）COP计数器的写SRS操作不应 被放置在中断服务例程（ISR）中，因为即使主要 的应用程序失败，ISR也可能继续被周期地执行。 当MCU在激活后台模式，COP计时器暂时停用。
K60(Rev6-Ch25-OSC)(中文)
第25章振荡器（Oscillator，OSC）25.1 概述OSC模块是一个晶体振荡器，此模块同一个外部石英晶体或谐振器相连，为MCU产生一个参考时钟。
注意：关于此模块的特定芯片实现实例详情请参见芯片配置章节。
25.2 特性与模式主要特性：●支持32kHz晶振（低频模式）●支持3-8MHz，8-32MHz晶振和谐振器（高频模式）●自动增益控制（Automatic Gain Control ，AGC），可以在低电压模式下使用高频率3–8 MHz和8–32 MHz以降低功耗●高增益可选频率范围：32kHz,3–8MHz,和8–32MHz●电压和频率过滤器可以确保时钟的频率和稳定性●具有从EXTAL引脚接入的可选旁路时钟●MCU时钟系统使用单时钟●在Stop模式下，片上外设可以使用两种时钟25.3 框图OSC模块使用晶振或谐振器产生三个经过滤波的振荡时钟信号。
三个时钟从OSC模块输出：用于MCU系统的OSCCLK，片上外设的OSCERCLK以及OSC32KCLK。
OSCCLK 只能工作在运行模式。
OSCERCLK和OSC32KCLK可以工作在低功耗模式。
对于时钟源的分配，参考MCU的时钟分配的说明。
关于本MCU的外部参考时钟源，参考芯片配置章节。
图25-1为OSC模块的框图。
图25-1 OSC模块框图25.4 OSC信号说明25.5 外部晶振/谐振器连接晶振/谐振器频率的引用连接如表25-2所示。
当使用低频率，低功耗模式时，唯一的外部部件就是晶振或陶瓷谐振器本身。
在其它振荡器模式中还需要负载电容（Cx，Cy）和反25.6 外部时钟连接在外部时钟模式，引脚连接如图25-6所示。
注意：当GPIO替换功能配置成外部时钟连接时，XTAL可以用作GPIO。
25.7 存储器映射/寄存器定义一些振荡器模块寄存器位通常被复用到其他模块中，例如MCG或SIM。
25.7.1 OSC Control Register (OSC_CR)注意：在OSC被使能并且开始产生时钟之后，其它配置如低功耗和频率范围就不能被修改了。
Ch06-RstBoot(k60中文)
第六章复位和启动6.1 简介MCU支持的复位源有：表6-1 复位源除了EzPort和MDM-AP复位之外，每个系统复位源在系统复位状态寄存器（SRSH和SRSL）都有相应的位。
详见模式控制器一章。
EZP_引脚决定的功能模式下选择单片（默认）模式或串行flash编程MCU在CS（EzPort）模式而退出复位状态。
详见启动选项。
6.2 复位此部分讨论基本的复位机制和复位源。
一些引发复位的模块可以配置为触发中断。
参见各独立外设章节获取更多信息。
6.2.1 上电复位（POR）当给MCU上电或提供的电压低于上电复位重置电压（V POR）时，POR电路会触发POR 复位。
当电压升高时，LVD电路保持MCU处于复位状态直到电压大于LVD低电压阈值（V LVDL）。
POR复位后SRSL寄存器的POR和LVD位亦重设。
6.2.2 系统复位MCU复位是一种可以使芯片回到初始状态的方法。
系统复位起始于全面监管的片上调节器和来自于内部参考的系统时钟发生器。
当芯片退出复位时，它按如下顺序操作：·从中断向量表0偏移开始读取开始SP（SP_main）·从中断向量表4偏移开始读取PC·LR设置为0xFFFF_FFFF片上外设模块和非模拟IO引脚最初都被置为禁止。
复位之后模拟引脚被默认为相应的模拟功能。
复位时，JTAG相应的输入引脚被配置为：·TDI上拉（PU）·TCK下拉（PD）·TMS上拉相应的输出引脚被配置为：TDO既不上拉也不下拉注意到nTRST初始被配置为禁止的，然而一旦被配置为JTAG功能时，它的相应输入引脚被配置为：·nTRST上拉6.2.2.1 外部引脚复位（PIN）RESET是一个专用引脚。
该引脚开漏和内部上拉。
RESET将芯片从任何模式唤醒。
在该引脚复位时，SRSL[PIN]被置位。
6.2.2.1.1复位引脚过滤RESET引脚在所有的模式中都支持数字过滤。
K60(Rev6-Ch55-TSI)(中文)
第55 章触屏输入(Touch sense input ,TSI)55.1 引言触摸感应输入（TSI）模块用高灵敏和增强的鲁棒性提供触摸感觉检测的能力。
每个TSI 引脚实现一个带有个别可编程检测槽电极性能力的措施和结果寄存器。
TSI模块在当前额外低加法器和以一种触摸事件唤醒CPU的条件下能够作用于若干个低电源模块。
它为触摸键盘，旋转式机器，滑块提供一种稳定有能力的措施。
55.2 特点（1）支持和带有结果寄存器一样多的16个输入电容性触摸感觉式的引脚（2）自动检测带有可编程的低和高开端的电极性电容量的改变（3）为运行和低电源模块，自动周期扫描不同占空因数周期单元（4）完全支持为实现触摸键盘，旋转式机器，滑块，带有FSL触摸感应SW库（TTS）。
（5）运行在所有低电源模块：Wait,Stop, VLPR, VLPW, VLPS,LLS,VLLS{3,2,1}（6）有从低电源模块中唤醒MCU的能力（7）配置中断：a.结尾扫描或者超出范围中断b.TSI错误中断：对VDD/VSS的短暂停留或者超出转换范围（8）补充温度和补充电压变化（9）支持甚至在低电压模式下不需要外部晶体的操作（10）从1到4096次每个电极性能量量度的配置的整合（11）对于高灵敏的可编程的电极性振荡器和TSI索引振荡器，小的扫描时间和低电源功能（12）在没有外部硬件需要时仅在每个电极性实现时使用一个引脚55.3 总述这部分展现了TSI模块的总体描述。
以下的图展现简化了的TSI模块时序图。
图55-1 触摸感觉输入时序图55.3.1 电极性电容量量度单元电极性电容量量度单元能感觉一个TSI引脚的电容量和一个16位结果输出。
这个模块基于两体振荡器的结构。
一个振荡器和外部电容性阵列连接，根据电极性电容震荡，其他根据内部参考电容震荡。
在有许多可配置的外部电极性振荡器振荡期间，参考振荡器的计数时间用来衡量引脚的电容量。
为了适应电极性电容量不同的大小，电极性振荡器用一个可编程的5位二进制的当前源来对引脚电容进行充电和放电。
K60-Enthernet(中文)
第44章10/100-Mbps 以太网物理层通信（Ethernet MAC ，ENET）44.1 导言MAC-NET的核心在于通过10/100 MAC连接，实现了第3层网络加速功能。
这些功能为客户端应用提供线速服务，被设计用来加速处理各种通用网络协议，例如IP，TCP，UDP和ICMP。
说明关于任何特殊功能实现的内容，详情参见设备的芯片配置章节。
44.1.1 概述核心实现了符合IEEE802.3-2002标准的双倍速10/100 Mbps Ethernet MAC。
MAC层提供了符合半双工或全双工的10/100Mbps Ethernet LAN。
MAC的工作是可以完全被程序控制的，并且可以在NIC（Network Interface Card，网络通信接口卡），桥接或开关中应用。
核心实现了基于IETF RFC 2819的远程网络监控（remote network monitoring ，RMON）的计数器。
核心还实现了一个硬件加速块，以优化网络提供IP和TCP，UDP，ICMP 协议服务功能的网络控制器的性能。
加速块在硬件中起到关键功能，此功能一般通过大型软件在高层实现。
核心实现了可编程的嵌入式FIFO，它可以为低损流控制的接收路径进行缓存。
增强版的电源管理功能可以进行异常包检测，也可以对掉电模式进行编程。
对于工业用途的自动化应用，IEEE 1588标准正在成为以太网中精确时间同步的主要技术。
它为分布的控制节点克服以太网的缺陷提供了精确的时钟同步信号。
使用IEEE 1588的可编程的10/100 Ethernet MAC集成了一个有时间戳的标准的IEEE802.3 Ethernet MAC。
44.1.2 特性MAC-NET核心包含下列特性。
44.1.2.1 Ethernet MAC特性实现了全部802.3的功能，包含首部/SFD的生成，帧框架的生成，CRC的生成与检验。
动态配置支持10/100 Mbps工作。
K60(Rev6-Ch04-Memory Map)(中文)
1. EzPort主机端口和DMA主机端口复用。
到AIPS-Lite外设桥和GPIO模块地址空间限制的访问权限受限于内核、DMA和EzPort。
2. ARM Conrtex-M4内核访问也包含调试接口。
4.2.1位带别名区
SRAM_U,AIPS-Lite和GPIO模块资源依附于Cortex-M4内核位带别名区。
处理器包含两个32MB位带别名区，与两个1MB的位带别名区相连。
每个32位的32MB空间有自己独立的位带别名区。
在混合区的32位写操作和位宽区的读写操作一样。
写到位带别名区的值的第0位有如下作用：
·写1到第0位是用于置位。
·写0到第0位是用于清零。
从混合区读数据：
·0x0000_0000是清零。
·0x0000_0001是置位。
图4-1 混合位宽映射
4.3 Flash存储映射
各种Flash存储和Flash寄存器位于不同的基址。
如下图所示。
图4-2 只包含可编程flash 存储映射
图4-3 包含FlexNVM 的存储映射
4.3.1 交替非易失性IRC 用户修剪说明
为防止自定义IRC 用户通过一些开发工具裁剪，系统保留了由以下非易失性位（4字节）。
在该位上可以储存工厂裁剪的交替IRC 裁剪信息。
如果想要覆盖出厂值，用户的软件必须加载新的值到MCG 裁剪寄存器。
4.4 SRAM 存储映射
片上RAM 分为SRAM_L 和SRAM_U 。
同时SRAM_L 和SRAM_U
是连续。
K60(Rev6-Ch53-I2S)(中文)
下面的图描述了 I2S 的组织结构。它包括:建立端口的控制寄存器，状态寄存器，有 FIFO 队列寄存器的独立发送和接收电路，为了发送和接收的独立的顺序时钟和帧同步发生器。第 二组 Tx 和 Rx FIFO 队列复制了用于第一组 FIFO 队列的逻辑。
图 53-1 面向用户的 I2S 框图
列可以用于网络模式从而为发送和接收提供两个独立的通道 •可编程数据接口模式，例如 I2S, lsb- and msb-aligned •可编程单词长度（8, 10, 12, 16, 18, 20, 22 or 24 位） •用于帧同步和时钟发生器的编程选项 •可编程的 I2S 模式（主，从，正常） •在 I2S 的主模式下过采样时钟作为 SRCK 的输出 •AC97 支持 •用于发送和接收部分的完全独立的时钟和帧同步选择。在 AC97 标准中时钟来自外部
53.1.2 特性
I2S 包含以下特性： •有独立或共享的内/外部时钟和帧同步的独立（异步）或共享（同步）的发送和接收部
分，在主或从模式下工作。 •使用帧同步的正常操作模式 •允许多个设备共享端口多大三十二个时段的网络操作模式 •无需同步帧的门控时钟操作模式 •两组 FIFO 发送和接收队列。四组 FIFO 队列中每组都是 15x32 位。两组 Tx/Rx FIFO 队
寄存器位的详细信息和字段功能以位顺序紧跟寄存器图表。
I2S 内存映射
绝 对 地 址 寄存器名
宽 度 访 问 复位值
段/页
（hex）
（位） 权限
4002_F000 I2S 发送数据寄存器 0(I2S0_TX0) 32
R/W 0000_0000h 53.3.1/
1693
4002_F004 I2S 发送数据寄存器 1(I2S0_TX1) 32
Kinetis+系统时钟(中)
飞思卡尔中文论坛支持小组所在地：/bbs/forum_1280.htmlKinetis系统时钟介绍2.2时钟配置界面选项i时钟配置概览使用Processor Expert工具配置Kinetis时钟是在处理器（Processor）组件中进行的，如图2.6所示配置Kinetis MK60DN512ZVLQ10芯片MCG模块需选择Cpu：MK60DN512ZVLQ10组件。
图2.6 处理器（Processor）组件Processor Expert时钟配置界面如图2.7所示。
本章节所述内容主要是针对【Clock setting】和【Clock configurations】两项的设定。
图2.7 时钟配置界面概览【Clock Setting】：基本时钟配置。
【Clock configurations】：配置总线时钟，内核时钟等。
ii 内部时钟选项Kinetis芯片提供片内时钟源，Processor Expert工具配置片内时钟源选项如图2.8所示。
图 2.8内部时钟配置选项【Initialize Slow trim value】：初始化内部慢速时钟调整值。
推荐选择yes, 否则调整功能无效。
【Trim value address】：片内慢速时钟粗调值所存储的地址，默认是0x3FF，工厂调整值和P&E的工具都默认使用这个地址，一般不做改动。
【Fine trim value address】：片内慢速时钟细调值所存储的地址，默认是0x3FE，工厂调整值和P&E的工具都默认使用这个地址，一般不做改动。
时钟细调值只有一位，存储于该地址的最低位。
【Initialize fast trim value】：初始化片内快速时钟的调整值。
【Trim value address】：片内快速时钟调整值存储地址，默认是0x3FE，工厂调整值和P&E的工具都默认使用这个地址，一般不做改动。
片内快速时钟调整值有4位，存储于该地址的5到2位。
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第 5 章时钟分配
5.1 概要
MCG 模块主要控制用于产生系统时间的时钟源，时钟发生器将选择好的时钟源分成各种时钟域，包括系统主机时钟、系统从机时钟以及flash 存储器时钟。
另外，时钟发生器可以为各个模块产生特定的时钟门，允许单独开关各个模块。
系统主时钟由MCGOUTCLK 时钟产生。
时钟发生器电路提供多种分频因子，使设备的不同部分产生不同频率的时钟，这样以便做到功耗与性能之间的权衡。
各种模块(例如USB OTG 控制器)，都有其特定的模块时钟，这些时钟由MCGPLLCLK 或MCGFLLCLK 时钟产生。
除此之外，有些模块特定时钟的时钟源是可以更换的。
SIM 模块的SOPT 寄存器可以控制大多数模块的时钟。
5.2 编程模型
时钟源的选择和混合是通过MCG模块来控制和编程的，而系统的时钟分频因子和模块时钟门是通过SIM模块来编程设置的。
详细信息参见具体的寄存器和位描述。
5.3 高级设备时钟框图
系统振荡器模块、MCG 模块和SIM 模块的寄存器对信号混合，分频因子和时钟门的控制如下：
图5-1 时钟框图5.4 时钟定义
下表描述了上面框图的时钟。
5.4.1 设备时钟汇总
表5-1 是芯片时钟的详细信息。
表5-1 时钟汇总
5.5 内部时钟需求
时钟分频器可以通过SIM 模块的CLKDIV 寄存器设置。
每个分频器的分频因子可编程设置，能选择一到十六。
配置此设备的时钟必须满足下列要求：
1. 内核和系统时钟频率必须在100MHz 以内。
2. 总线时钟频率必须编程设置不大于50MHz，且是内核时钟的整数分频。
3. flash 模块时钟频率必须编程设置不大于25MHz，且是总线时钟的整数分频。
4. FlexBus 时钟频率必须编程设置成不大于总线时钟。
此设备的若干常用时钟配置如下：
选择1：
5.5.1 复位后的时钟分频值
每个时钟分频器都可以通过SIM 模块的CLKDIVn 寄存器来设置分频因子。
Flash 存储器的FTFL_OPT[LPBOOT]位可以控制内核时钟的复位值、系统时钟、总线时钟和flash 时钟分频器。
如下表所示：
逻辑1 擦除查处默认状态，Flash 擦除默认状态进入快速时钟模式。
可以通过向FTFL_OPT [LPBOOT]位写0 来使能低功耗模式。
当复位时，如果LPBOOT 位被清零，则系统就处于低时钟配置。
任何系统复位时，时钟分频因子都会返回到这个复位配置状态。
5.5.2 VLPR模式时钟
在VLPR 模式时，时钟分频因子不可改变，因此在进入VLPR 模式前必须确保：
·内核/系统、FlexBus 和总线时钟不大于2MHz
·flash 存储时钟不大于1MHz。
5.6 时钟门
通过SIM 模块的SCGCx 寄存器可以对每个模块的时钟进行单独的开和关，该寄存器会在复位时被清零，从而使得相应模块的时钟被禁止。
另外需要注意,在初始化相应的模块之前，需要先开启模块的时钟；在关闭模块的时钟之前，需确保模块已经被关闭了；对任何一个没有开启时钟的外设模块进行访问都会产生错误。
5.7 模块时钟
表5-2 为每个模块相关的时钟。
表5-2 模块时钟
5.7.1PMC 1-KHz LPO时钟
电源管理控制器（PMC）可以产生一个1KHz 的时钟使能所有模式（包括低功耗模式）的操作。
该时钟通常被称作LPO 时钟或者1-kHz LPO 时钟。
5.7.2WDOG时钟
WDOG 时钟如图5-2。
图5-2 WDOG时钟发生器
5.7.3 调试时钟
调试时钟如图5-3。
图5-3 调试时钟发生器5.7.4 PORT数字过滤器时钟
数字过滤器时钟如图5-4：
图5-4 端口时钟发生器5.7.5 LPTMR时钟
LPTMR 可选时钟如图5-5：
图5-5 LPTMR 时钟发生器
5.7.6 以太网时钟
·RMII 时钟源须符合OSCERCLK，必须是50MHz。
· MII 时钟是由外部引脚提供，必须是25MHz。
· IEEE1588 时间戳产生于内部时钟最高达100MHz。
它的时段必须是纳秒的整数倍（例如：10ns=100MHz，15ns=66.67MHz，20ns=50MHz）。
它的时钟如图5-6：
图5-6 以太网IEEE1588 时间戳模块时钟发生器
5.7.7USB OTG控制器时钟
USB FS OTG 控制器是一个总线主机并连接到交叉开关，它的时钟连接到系统时钟。
USB OTG 控制器的时钟需要48MHz，模块的时钟如图5-7：
图5-7 USB OTG48MHz 时钟源
5.7.8FlexCAN时钟
FlexCAN 时钟如图5-8：
图5-8 FlexCAN 时钟
5.7.9UART时钟
UART0 和UART 1 在内核/系统时钟的模式操作；这使UART0 和UART1 有很高的性能。
其他的UART 模块时钟都来自于总线时钟。
5.7.10SDHC时钟
SDHC 模块有四个可能外部时钟源，如图5-9：
图5-9 SDHC 时钟
5.7.11 I²S时钟
除了总线时钟，I²S 还有一个主时钟产生时钟源，这个时钟源的最大频率为50MHz。
这个主机时钟可以分频得到多个时钟，如图5-10：
图5-10 I²S 时钟
5.7.12 TSI时钟
在激活模式下，TSI 时钟如图5-11：
图5-11 TSI 时钟
在低功耗模式下，TSI 时钟如图5-12：
图5-12 TSI 低功耗时钟。