Allegro PCB Editor如何绕等长
Allegro设置差分线和等长的方法
Allegro设置差分线和等长的方法
方法一：
1、Logic -->Assign Differential Pair
2、在弹出的对话框里选择需要添加的差分对，点击Add按钮，即可添加。
方法二：
1、Setup -->Constraints -->Electrical
2、选择Net,然后在Objects-->Create-->Differential Pair
3、在弹出的对话框里选择需要添加的差分对，点击Create按钮
设置完差分对后，需要设置其约束规则，方法如下：
1、Setup -->Constraints -->Electrical-->Physical-->Physical Constraint Set-->All Layers
2、初始默认的有一个DEFAULT规则，右击DEFAULT，选择Create -->Physical CSet
4、弹出对话框，在Physical CSet 栏写上规则名称（建议根据差分线的阻抗描写，例：DIFF100），点击OK，可以看到多了一行PCS。
5、设置好规则项后，就可以在这项规则里设置线宽、线间距、过孔等参数
6、在Net 一栏看到有已经设好的差分线，在Referenced physical CSet 选项下选择刚设好的规则。
做内层PCB不仅要会绕等长,你还应该了解哪些？
做内层PCB不仅要会绕等长，你还应该了解哪些？经常画高速板的同学都知道，10个高速板有9个要绕等长，而且内存出现的频率尤其频繁，整的现在画板子不绕两下都有点不习惯。
好在上期给大家介绍了几种快的不能再快的绕等长的方法，用allegro绕等长还是非常任性的。
看看下图，多么漂亮，整齐，干净，密密麻麻绕的像一根根肠子似的等长线。
内存在高速板中的频繁出现，意味着PCB工程师必须掌握内存的PCB设计，而且还得熟练的掌握，要会对各种信号进行分组，要会选用拓扑结构，要会布局，要会设等长规则......当然还得会绕等长。
根据小编多年跳槽面试的经验，内存的设计要求也是经常会被问到的问题之一，10个面试官有9个会问，而你对答的好坏或者回答问题的深度直接影响到面试官对你的整体印象。
以DDR3为例，一般的同学可能会从这些方面去回答：布局：1.考虑BGA可维修性：BGA周边器件5MM禁布，最小3mm；2.DFM 可靠性：按照相关的工艺要求，布局时器件与器件间满足DFM的间距要求；且考虑元件摆放的美观性；3.绝对等长是否满足要求，相对长度是否容易实现：布局时需要确认长度限制，及时序要求，留有足够的绕等长空间；4.滤波电容、上拉电阻的位置等：滤波电容靠近各个PIN放置，储能电容均匀放置在芯片周边（在电源平面路径上）；上拉电阻按要求放置(布线长度小于500mil）。
布线：1.特征阻抗：单线50欧姆，差分100欧姆；2.数据线每11根（D0~D7，DM0,DQS0+/-），（D8~D15， DM1,DQS1+/-）....以此类推.同组同层，优先以地为参考平面，中间不能夹杂其他任何信号；3.所有信号线少换层，尤其是数据线、时钟线不超过2个过孔，所有信号线间距至少满足3W原则；。
allegro等长线设置(memory)
Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06009Author :SOFERCreate Date :2005-8-30Rev :1.00布线规则要求走线托扑结构：等长要求：1，走线长度为匹配电阻两端走线长的相加（A＋B）2，需要考虑北桥芯片内部长度（P）3，等长为：P+A+B长度误差50Mil（组内）术语：XNet上图中A和B两个网络通过一个电阻连接，这种情况两个网络通过一个电阻或电容、电感连接在Cadence里我们称一个XNet。
（X：eXtend）操作步骤：1，设置电阻的模型，模型设置好了软件自动会把A，B看成一个XNet。
a)菜单：Analyze>SI/EMI Sim> Model…，出现警告直接点Yes.b)找到电阻或排阻的DevType Value，如下图：注意：在这界面下可以直接在PCB板子点击器件，模型界面下会自动跳到该器件DevType地方。
选中上面的RN_8P_rn_8p是所有的排阻，而下面的RN*是具体的某个排阻。
c)点击Create Model…，选择Create ESpiceDevice model，OKd)出现模型参数窗体，输入Value和Pin顺序，点击OK.如果排阻Pin顺序是这样排列的：那Single Pin顺序输入为：1 8 2 7 3 6 4 5，注意数字中间为空格。
e)完成模型设置后，有show element来查看Net属性，在Net name下面会多一个XNet名字，这表示XNet已经设置好了。
2，在Constraint Manager中设置等长a)菜单Setup>Electrical Constraint Spreadsheet或者直接点击工具栏启动Constraint Manager。
b)点击展开左边的Net>Routing>Relative Propagation Delay，右边出现整个板子上所有的网络，直接选中需要设置等长的某个网络，然后点击右键，在下拉菜单中选择SigXplorer…启动Topology Editorc)选择菜单Set>Constraint，出现下面窗体：Rule Name：等长规则名字，这里可以随便输入，不过最好方便辨认From：开始PinTo：结束PinScope：规则适应范围Local：使用与本网络Global：适用与所有Delta Type：Delta匹配类型，Delta为与基准线对比值，如果一组线要求等长，我们可以把Delta设None，或把Delta值设为0。
Allegro操作说明（中文）Word文档
Allegro操作说明（中⽂）Word⽂档26、⾮电⽓引脚零件的制作1、建圆形钻孔：（1）、parameter：没有电器属性（non-plated）（2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
注意：regular pad要⽐drill hole⼤⼀点27、Allegro建⽴电路板板框步骤：1、设置绘图区参数，包括单位，⼤⼩。
2、定义outline区域3、定义route keepin区域（可使⽤Z-copy操作）4、定义package keepin区域5、添加定位孔28、Allegro定义层叠结构对于最简单的四层板，只需要添加电源层和底层，步骤如下：1、Setup –> cross-section2、添加层，电源层和地层都要设置为plane，同时还要在电⽓层之间加⼊电介质，⼀般为FR-43、指定电源层和地层都为负⽚（negtive）4、设置完成可以再Visibility看到多出了两层：GND和POWER5、铺铜（可以放到布局后再做）6、z-copy –> find⾯板选shape（因为铺铜是shape）–> option⾯板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜7、相同的⽅法完成POWER层覆铜Allegro⽣成⽹表1、重新⽣成索引编号：tools –> annotate2、DRC检查：tools –> Design Rules Check，查看session log。
3、⽣成⽹表：tools –> create netlist，产⽣的⽹表会保存到allegro⽂件夹，可以看⼀下session log内容。
29、Allegro导⼊⽹表1、file –> import –> logic –> design entry CIS（这⾥有⼀些选项可以设置导⼊⽹表对当前设计的影响）2、选择⽹表路径，在allegro⽂件夹。
Allegro如何绕弧线的等长和对内操作指导
Allegro如何绕弧线的等长和对内操作指导Allegro不仅支持45度，90度还支持弧形走线，类似下图当需要绕弧线等长的时候可以如下操作1.选择Delay Tune命令2.Corners选择FullArc3.选中需要绕的线就会出现弧线This section is describe what the function allegro have ,helpfully could let user know more about allegroAllegro Design and Analysis includes design authoringPCB layout and Library and Design Data ManagementWith. It can ensure the end-to-end design of PCB with high quality and efficiencyRealize smooth data transfer between tools, shorten PCB design cycle, and shorten productMarket time1. Design authoringProvide a flexible logic constraint driven flow, management design rules, network hierarchy,Bus and differential pair.1.1.1 Main features and functionsThrough hierarchical and design "derivation" function, improve the original of complex designMap editing efficiency.Powerful CIS helps users quickly determine part selection and accelerate design flowAnd reduce project cost.1.2.1 Main featuresSchematic designers and PCB design engineers can work in parallel. Advanced design efficiency improves functions, such as copying the previous schematic design Select multiplexing with or by page. Seamless integration into pre simulation and signal analysis.1.2.2 Main FunctionsProvide schematic diagram and HDL/Verilog design input.Assign and manage high-speed design rules.Support netclasses, buses, extension networks and differential pairs. Powerful library creation and management functions.Allows synchronization of logical and physical designs.Realize multi-user parallel development and version control.Pre integration simulation and signal analysis.Support customizable user interface and enterprise customization development.1.3 o Allegro n Design Publisher1.3.1 Main Features and FunctionsAllows you to share designs with others using PDF files.The entire design is represented in a single, compact PDF format. Improve design readability.Provide content control - users can select the content to be published.1.4 Allegro A FPGA m System Planner1 1.4.1 Main features and functionsComplete and scalable FPGA/PCB collaborative design technology for ideal "Design and correct "pin assignment.Scalable FPGA/PCB protocol from OrCAD Capture to Allegro GXLSame as the design solution.Shorten the optimization pin allocation time and accelerate the PCB design cycle.2. B PCB layoutIt provides expandable and easy to use PCB design (including RFPCB) Then drive PCB design solution. It also includes innovative new automatic deliveryMutual technology can effectively improve the wiring of high-speed interfaces; Apply EDMD (IDX) mode, which makes ECAD/MCAD work smoothly; Execute modern industry standard IPC-2581,Ensure that the design data is simply and high-quality transferred to the downstream link.2.1.1 Main featuresSpeed up the design process from layout, wiring to manufacturing. Including powerful functions, such as design zoning, RF design functions and global design rules Stroke.It can improve productivity and help engineers to quickly move up to mass production* g- M4 G8 |6 }9 k7 G2.1.2 Main FunctionsProvide scalable full function PCB design solutions.Enable constraint driven design processes to reduce design iterations. Integrated DesignTrueDFM technology provides real-time DFM inspection. Provide a single, consistent context for management.Minimize design iterations and reduce overall Flex and rigid flexible designCost, and has advanced rigid and flexible design functions.Realize dynamic concurrent team design capability, shorten design cycle,and greatly reduceTime spent in routing, winding and optimization.Provide integrated RF/analog design and mixed signal design environment. Provides interactive layout and component placement.Provide design partitions for large distributed development teams. Realize real-time, interactive push editing of routing.It is allowed to use dynamic copper sheet technology to edit and update in real time.Manage netscheduling, timing, crosstalk, routing by designated layer and area Bundle.Provide proven PCB routing technology for automatic routing.Realize hierarchical route planning and accelerate the completion of design.Shorten interconnect planning and cabling time for high-speed interface intensive design.Provide a comprehensive, powerful and easy-to-use tool suite to help designersEfficient and successful manufacturing switch: DFM Checker is aimed at the company/manufacturerReview the specific rules of manufacturing partners; Used to reduce manufacturing and assembly documentsThe document editing time of the file can reach 70%; The panel editor will assemble the panel designThe intention is communicated to the manufacturing partners; Output design data in various manufacturing formats.3. y Library d and n Design a Data ManagementFor cost-effective projects that need to be delivered on time, it is easy to obtainCurrent component information and design data are critical. library and designData management is a collaborative control of the company's internal cooperation and design processAdvanced functions are provided. As the design cycle shortens and the complexity increases, youThere must be a design approach that increases predictability and accelerates design turnaround.3.1.1 Main featuresReduce time and optimize library development related resources. Improve the precision in the process of parts manufacturing. Q9 b3.1.2 Main functionsReduce time and optimize library development and validation through integrated creation and validation processes Certification related resources.A simple method to develop devices with large pin count can shortenthe time from a few days to A few minutes.Powerful graphic editor supports custom shape and spreadsheet import forSchematic symbols are created to ensure the reliability and integrity of data.Supports the import of part information from general industry formats, allowing rapid creation and Update part information.Common library development environment supporting schematic tools from different suppliers, including Mentor Graphics Design Architect and Mentor Graphics Viewdraw。
Allegro中等长设置方法
创建模型：
如果排阻PinNumber顺序是这样的，则：
注：Pin Number与Pin Number之间有空格
创建模型：
d）完成模型设置后，查看这个排阻的Net属性，在Net name下面会多 一个Net名字，这表示Xnet已经创建好了。
导入PACAGE长度：
1、File->Import->Pin Delay：
2、Pin Delay File是芯片厂提供的 文件，因没有这一文件，暂时没法演示。
等长规则应用：
i)完成的效果，如下图：
总结
这是通过模型来设置等长规则的一种 方法，如果Xnet已经创建好了，则在 Constraint Manager一样可以设置，会 更方便，之所以提出这种方法，只是多 一种选择，当匹配比较复杂的时候，模 型创建就相对复杂
设置等长规则：
设置等长规则：
设置等长规则：
c)选择菜单Set->Constraints，出现如下窗体：
设置等长规则：
Rule Name：等长规则名字，这里可以随便输入，不过最好方便辨认 From：开始Pin To：结束Pin Scope：规则适应范围
Local：适用本网络 Global：适用所有网络 Bus：适用所在Bus Class： 适用所在Class Delta Type：Delta匹配类型，Delta为与基准线对比值，如果一组线要 求等长，我们可以把Delta设为None，或把Delta值设为0 Delay: 延迟 Length：长度，一般都设长度 Delta: 设定值 Tol Type: 误差类型 Tolerance: 误差范围。
f)在Constraint Manager中就有更新提示：
allegro等长设置总结.doc
对于专业的PCB layoutlay比较复杂PCB就亲自操刀，allegro当时向他们讲解如何操作，于是就准备亲自动手整理一开始之前，如果信号线长度差别较大，对应的延时就会有较大的差别，关于误差值，DDR2BUS CM，进行CM的DDR28BUS选中信号---右键选择create---BUSBUS OK BUSBUSBUSBUS BUS1.BUS SiXplorer…2.3.1Rel Prop Delayrule name From和ToFrom和To.Delta和Tolerance就是误差长度，如0mil和25mil，50mil，信号线和参考基准信号线25milAdd—Apply—OK.CM File---update CM.constraint manager.1.回到CM rule nameBUS name的MGrp2.MGrp的name，右键analyzelength，升序or降序，1.delay tune2.1.BUS中的信号的模型不一样，如MGrp2.BUS rule name建的rule name MGrp 关于XnetXnetXnet1.Analyze>SI/EMI Sim>Model…DC net，直接YesModel2.model Detype value/refdes3.点选create mode…4.okModenameCircuit typeSingle pins116pin，就连着，接着215相当于另一个电阻…pin number之间用空格隔开，如1和1616和22和15之间…net的property Member of XNet:…XnetPin Pair1.在BUS create---pin pairok net pin pair netppr pin pair2.match group MGrp BUS中所有的ppr，右键create...membership3.MGrp就ok4.set target有时，Pin pin type，pin type，pin pair1，Edit>Properties…2，在Find栏位中勾选Pin3，在PCB中选中需要修改Pin Type的Pin4，Edited by Kevin2013/11/10。
Allegro线宽、间距、等长、差分
A llegro 中的约束规则设置Allegrophan 刚好五个字w w w .pc b b b s .c o m修订记录日期版本描述作者2008-12V1.0初版，学完的总结。
适用于Cadence 15.5版本。
Allegrophan 2009-09-08V1.1小改，修改部分措辞Allegrophan 2009-10-14V1.2小改，更正、修改几个错漏之处。
添加一些说明性文字。
感谢群里的佳猪、梦姑娘等朋友的指正！Allegrophanw w w .p c b b b s .c o m目录一：Physical （Line/vias ）rule 物理特性（线宽和过孔）约束设置：.............41）“Set values”设置约束特征值....................................................................52）“Attach property ”绑定约束.....................................................................63）“Assignment table ”约束规则分配........................................................8二“Spacing rule”间距约束设置...........................................................................91）“Set values ”设置约束特征值................................................................92）“Attach property ”绑定约束.................................................................103）“Assignment table ”约束规则分配......................................................11三Constraint areas 区域约束设置......................................................................12四Allegro 中走线长度的设置............................................................................131）差分线等长设置......................................................................................132）一组Net 等长..........................................................................................163）XNet 等长................................................................................................17w w w .p c b b b s .c o m线宽、线距、区域的约束主要在“Constraints Sys ”中设置，点击“Setup/Constraints ”或点击图标打开“Constraints Sys ”窗口，如下：“Constraints Sys ”窗口分两个级别，第一级别有两类：Standard design rules 和Exte Extended nded design rules 。
allegro设置差分线和等长的方法
一、设置差分线的方法方法一：1、Logic→Assign Differenttial Pair2、在弹出的对话框里选择需要添加的差分对，点击Add按钮，即可添加方法二：1、Setup→Constraints→Electrical2、选择Net，然后在Objects→Create→Differenttial Pair3、在弹出的对话框里选择需要添加的差分对，点击Create按钮，即可添加设置完差分线对后，需要设置其约束规则，方法如下：1、初始默认的有一个DEFAULT规则，右击DEFAUlT，选择Create→Physical CSet2、弹出一下对话框，在Physical CSet栏写上规则名称，建议根据差分线的阻抗描写，点击OK，这里已经写好，规则名称为：DIFF100，就可以看到多了一行PCS3、设立好规则后就可以在这项规则里设置线宽间距等参数了4、在Net一栏看到有已经设好的差分线，在Referenced physical C Set选项下选择刚刚设好的规则DIFF100*规则设置中各个项目的含义*Line Width（设置基本走线宽度）Min：最小线宽Max：最大线宽，写0相当于无限大Neck（neck模式，一般在间距很小的时候用到）Min Width：最小线宽Max Length：最大线长Differential Pair（差分线设置，单端线可不写）Min Line Spacing：差分对的最小线间距Primary Gap：差分对理想线间距Neck Gap：差分对最小允许线间距(+)T olerance：差分线允许的误差+(-)Tolerance：差分线允许的误差-Vias（过孔选择）BB Via Stagger（设置埋/盲孔的过孔间距）Min：最小间距Max：最大间距AllowPad-Pad Connect：/ Etch：/Ts：/示意图：二、设置等长1、进入规则设置页面Electrical→Net→Routing→Relative Propagation Delay2、选中需要设置等长的网络，右击，选择Create→Match Group3、更改组名称4、设置好后，会显示MGrp，如下图。
allegro中Xnet概念和Xnet等长设置
allegro中Xnet概念和Xnet等长设置allegro中 Xnet概念和Xnet等长设置SDRAM的布线规则该嵌入式系统使用64M字节的SDRAM扩展数据存储区，由两片K4S561632组成工作在3 2位模式下。
最高频率可达100M以上，对于SDRAM的数据线、时钟线、片选及其它控制信号需要进行线长匹配，由此提出以下布线要求：1.SDRAM时钟信号：时钟信号频率较高，为避免传输线效应，按照工作频率达到或超过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰。
走线长度不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，精确匹配差分对走线。
误差允许在20mil以内。
2.地址,片选及其它控制信号：线宽5mil，外部间距12mil，内部间距10mil。
尽量走成菊花链拓补。
可有效控制高次谐波干扰，可比时钟线长，但不能短。
3.SDRAM数据线：线宽5mil，内部间距5mil，外部间距8mil，尽量在同一层布线，数据线与时钟线的线长差控制在50mil内。
根据布线要求，在Allegro中设置不同的约束：针对线宽设置3 个约束SDRAM _CLK，SDRAM_ADDDR，SDRAM_DATA，设置完约束后将约束添加到对应的net上。
使得各个net都具有线宽、线距约束属性。
最后为不同的信号组选择合适的约束即可。
但是设置的约束在系统CPU内部是无法达到的。
因为EP9315为BGA封装。
pin间距1.27毫米，显然在CPU内部，线宽线距无法达到上述要求，利用Allegro设置CPU特殊走线区域cpu_area。
并加上area属性，在此区域中另设置适合BGA内部走线的约束。
Xnet在IDE总线等长布线中的应用系统中的IDE接口设计EP9315强大的外设接口能力能够直接驱动IDE硬盘，布线时需要注意IDE总线的等长设置，但是IDE总线这类高速线需要端接匹配，可以防止信号反射和回流。
allegro等长设置总结.doc
对于专业的PCB layout人员，等长的 置自然如 家常小菜般常见 而对于一些硬 程师，由于不 常lay比较复杂PCB般，通常又要忙些其他的事情，在 一块儿就涉及的比较少了，不熟悉等长的 置就显得一点儿也不奇怪了 而有时，衡 性 比 ，硬 程师感觉没必要把一些简单的高速 外包，就亲自操刀， 时就会遇到各种他们感觉很奇怪的问题 曾 过几个客户，他们都向 请教过 一个问题 allegro怎 置等长 当时向他们讲解如何操作，根据 来 馈的结果，貌似效果不好 于是就准备亲自动手整理一篇相对比较全的等长 置文档，希望 次碰到客户需求时， 篇文档能搞定等长 置的问题 开始之前，先说一 什 置等长 方面的理论， 并没有深入地探究过，只知其然 数 逻辑中，数据的传输是按规定的时序进行的，信号在传输线 有自己的延时，如果信号线长度差别较大，对应的延时就会有较大的差别， 时信号间时序可能会紊乱，导 芯 不能 常收发数据 简单的说，信号线间的等长控制，就是 了时序的 配 在 计中，比较常见的就是信号线和时钟之间的误差 关于误差值， 再探讨一 接 来进入 题 需要控制等长的信号线，绝不是一根， 样 们可 根据情况进行分类处理 里 DDR2 例，介绍如何通过BUS来 置等长 束 打开CM，进行电气规 置，如 图想必 个 计者，哪些信号应 分在一组，自己应 心里很清楚 在 们打开CM的电气规 ，先进行分组，如 的案子，有两 DDR2，就把数据线 8根分一组，然 在加 组信号的数据锁 信号和掩码信号 关于BUS的 置操作，如 图简单说一 骤 选中信号---右键选择create---接着选择 菜单中的BUS 接 来会弹 一个对话框，如 图 在BUS栏中填 合适的 称，点 OK就完 了BUS的 建如果 建BUS ，发现某一个信号或者几个信号漏选了， 时再把它们添加进 才的BUS就可 了 如 图样会弹 对话框，如如 就完 了BUS的 建 个人认 在 里对信号 建BUS进行 分，显得更加有条理接着 置等长规 ， 里先介绍一种比较直接的方法1.选中 才 建的BUS 称，右键点 SiXplorer…弹 如 的信号拓扑模型2.在 个模型界面，进行 置3.弹 如 的对话框，在其中进行 置先选中 图 1 指向的按钮 Rel Prop Delay然 在rule name处命一个 称，From和To， 面显示的也有，就是要做等长的信号线的两个点，分别点 选择，自动添加到From和To.接 来的选择可 参考图中所示 Delta和Tolerance就是误差长度，如0mil和25mil，在绕等长时， 可 把最长的和最短的信号线控制在50mil，信号线和参考基准信号线间的误差都会控制在 负25mil 内 两个值可 根据实际情况来更改 最 需要的操作 分别点 Add—Apply—OK.然 就会回到那个模型的界面，在 把 才 置的更新到CM就行了 File---update CM. constraint manager 接 来再指定参考基准信号线，就基本完 了等长规 的 置.1.回到CM中，找到 才 建的rule name，例如 图一般情况，会看到 一BUS中的信号线都会在 个name的MGrp中2.指定参考基准 选择MGrp的name，右键analyze一 ，在右面会看到信号线的长度 信号长度那一列最 面length，可 进行排序，升序or降序，就看喜好了 置参考基准如接 来就可 绕等长了1.启动绕等长的命 delay tune2.相关的参数 置，如 图基本的 置就如 述 里再说一 特殊的情况1. 建模型的特殊情况 有时候添加在 一个BUS中的信号的模型不一样，如在某信号线加一个测试点，模型就不一样了， 时 根信号就无法和其他信号共用 一个模型，无法 时添加到那个MGrp 需要单独建一 模型，如 图2.和 面 建BUS模型的过程一样，记得 个单独的模型的rule name和先前建的rule name一 ， 样 建完 ， 个信号也会添加到相 的MGrp关于Xnet的 置在 置等长时，收发之间可能串接了被动元 ，如电阻 电容 电感， 时需要先 置Xnet，然 再 置等长 当然，也可分前端和 端分别绕等长Xnet 置操作如1.点 菜单Analyze>SI/EMI Sim>Model…弹 来的建议定 DC net，直接Yes 即可 然 现 面的Model 置对话框2.选择要 建model的器 可 直接在板 点选要 建模型的器 ，也可 在Detype value/refdes中选择3.点选create mode…，弹 的对话框 置如4.点 ok，确定 弹 如 对话框Modename，默认的没问题就可 不用动Circuit type 根据情况选择Single pins 里需要注意一 ，如1 16相当于 一个电阻的两个pin，就连着，接着2 15相当于另一个电阻… 注意不 的pin number之间用空格隔开，如1和16之间 16和2之间 2和15之间…置完 ，查看net的property，会发现多一条 Member of XNet:…置完 Xnet ，等长的 置里再介绍一 另一种 置等长的方法 利用Pin Pair 建等长 束 有时候 建器 的拓扑模型可能不管用，就可 用 一1.在BUS中选中信号线， 样的右键 create---pin pair，在弹 的对话框中，分别选择信号的两个端点，然 ok就可 了 依次 其他net 建pin pair， 时net的 菜单中会 现ppr的东东， 就是 才 建的pin pair，如 图2. 建match group MGrp 选中BUS中所有的ppr，右键create...，就不再 述漏选的 样可 用membership来添加3.完 ，再 置一 生 的MGrp就ok了，如 图4.然 在set target， 完 置有时，有些器 的Pin没有定 pin type， 时需要先定 pin type，然 才能 置pin pair 其操作如1，点 菜单Edit>Properties…2，在Find栏位中勾选Pin3，在PCB中选中需要修改Pin Type的Pin4，在 现的对话框中做如 图的 置Edited by Kevin2013/11/10。
Allegro设置差分线和等长地方法
一、设置差分线的方法方法一：1、Logic→Assign Differenttial Pair2、在弹出的对话框里选择需要添加的差分对，点击Add按钮，即可添加方法二：1、Setup→Constraints→Electrical2、选择Net，然后在Objects→Create→Differenttial Pair3、在弹出的对话框里选择需要添加的差分对，点击Create按钮，即可添加设置完差分线对后，需要设置其约束规则，方法如下：1、初始默认的有一个DEFAULT规则，右击DEFAUlT，选择Create→Physical CSet2、弹出一下对话框，在Physical CSet栏写上规则名称，建议根据差分线的阻抗描写，点击OK，这里已经写好，规则名称为：DIFF100，就可以看到多了一行PCS3、设立好规则后就可以在这项规则里设置线宽间距等参数了4、在Net一栏看到有已经设好的差分线，在Referenced physical C Set选项下选择刚刚设好的规则DIFF100*规则设置中各个项目的含义*Line Width（设置基本走线宽度）Min：最小线宽Max：最大线宽，写0相当于无限大Neck（neck模式，一般在间距很小的时候用到）Min Width：最小线宽Max Length：最大线长Differential Pair（差分线设置，单端线可不写）Min Line Spacing：差分对的最小线间距Primary Gap：差分对理想线间距Neck Gap：差分对最小允许线间距(+)Tolerance：差分线允许的误差+(-)Tolerance：差分线允许的误差-Vias（过孔选择）BB Via Stagger（设置埋/盲孔的过孔间距）Min：最小间距Max：最大间距AllowPad-Pad Connect：/Etch：/Ts：/示意图：二、设置等长1、进入规则设置页面Electrical→Net→Routing→Relative Propagation Delay2、选中需要设置等长的网络，右击，选择Create→Match Group3、更改组名称4、设置好后，会显示MGrp，如下图。
Allegro中走线等长设置进阶
Allegro中走线等长设置进阶————————————————————————————————作者：————————————————————————————————日期：在高速电路设计中,走线的等长显得越来越重要,因此设置等长这问题也就产生了,对于简单走线等长在以前文档中都有涉及这里不再复述了,下面内容将给大家介绍一下有关Xnet等长的设置问题, 如现在主板DDR, IDE 等部分设等长问题.注意: 以下设置方法不是公板方式,是我自己摸索的设置方法,所以大家不必效仿,仅供参考! 如果大家有任何其它或简单方法也请分享一下经验!在这之前首先介绍一下一个新个概念Xnet,见下图:我们把连续的几段由无源元件(如电阻,电容或电感)连接的net合称为一段Xnet.大家知道Allegro中有两个常用的走线长度设置,PROPAGATION_DELAY, RELATIVE_ PROPAGATION_DELAY 都只能针对同一Net设置,下面是一个具体案例:现在要求U1 到U2 的走线Net*A + Net*B等长, 误差为+/-20Mil,最简单的方式就是分别设置Net*A等长和Net*B等长,误差各为+/-10Mil, 这样是可以达到要求,不过会加大Layout工程师绕线的难度,因为可能Net*A部分空间比较大有足够的绕线空间,而Net*B部分没有空间绕线,所以就比较难达到要求.如果一种设置能把Net*A与Net*B相加,然后再做等长比对,这样就可以解决问题了, 好的就是Allegro都早为这些问题考虑过了,只要把Net*A 与Net*B设置为一个Xnet问题就解决一半了.下面内容将详细介绍怎样设置Xnet与Xnet等长.第一部分: Xnet设置(下面步骤可能有些简单,不过能达到效果)0, 需要Allegro Export版本或SPECCTRAQuest中设置, 还好大家有Cracked License天下无敌,什么版本都有J1, 开启Allegro Export或SPECCTRAQuest(以下省略,用Allegro简称这两个), Open需要设置Xnet的板子.2, 点击菜单Analyze>SI/EMI Sim>Model…(比正常方式设置Model简单了些)出来的建议定义DC net直接Yes 即可,然后出现下面的Model设置窗体:3, 直接在DevType Value/Refdes 中选择要设定Model 的器件或直接在板子上点选要设置Model的器件;4, 点选Create Model,建立该零件的Model,(如果已经有该零件的Model,并在前面定义,然后Find Model即可,这里主要介绍没有的情况)在出现对话框中选择Create ESpiceDevice model,点击OK5, 出现下面窗体:ModelName: 输入产生Model的名字Circuit type: 选择Type, 电阻,电感或电容Value: 值Single Pin: 各Pin的连接顺序, 中间为空格,这里要注意要看零件的pin的排列,1 2 3 4 5 6 7 8,就是: 1 和2 是一个电阻,其它同理所以如果就是普通电阻电容那就更简单了.Common Pin: 这里不用管它,空着就可以.上面都输入好了就点击OK,完成Model的建立.点击OK退出就可以发现连接该排阻的两边的Net 都有了个Xnet属性,如下图:这样就可以搞定Xnet,很简单吧!下面就开始等长设置吧!第二部分针对Xnet部分的等长设置设置好了Xnet后就可以在Allegro中设置该Xnet的等长了,有两种方法可以设置Xnet的等长.第一种, 使用Edit>Properties定义注意必须使用Pin Pair 才能定义Xnet等长RELATIVE_ PROPAGATION_DELAY= GroupX : G : U1.5 : U2.4 : 0 : 20在没有定义Xnet之前这样定义时会提示错误的其它的和前面的等长设置方法都一样.如果大家觉得这样设置有些麻烦的话,还有一招可以使用,见下面:第二种, Constraint Manager 设置1, 开启Constraint Manager, 点选菜单Setup>Electrical Constraint Spreadsheet或直接点击工具栏出现Constraint Manager 窗体:对于Constraint Manager 的一般使用方法这里不再做详细介绍, 如果用户对这部分不熟悉可以参考其它有关Constraint Manager 使用进行学习.2, 因为我们目的是要设置等长, 所以我们用Relative Propagation Delay这属性, 从左边控制栏中选择Net>Routing>Relative Propagation Delay,3, 在右边就会显示整块板子所有的Net或Xnet,4, 建立需要等长的Pin Pair, 右键点击需要建立Pin Pair 的Xnet选择起始Pin和结束Pin,注意:1, 这里没有先后顺序.2, 如果Pin Pair 的两个Pin Type全是Passive的话不能Creat, 所以这里还需要定义一下Pin的形态, 如:Out put, In put, Bidirectional等下面是介绍如何在Allegro中定义Pin type。
allegro等长设置方法
前言Manager是一交互式平台，在Cadence PCB设计中它是基于对电子表格操作的 Constraints管理高速电气规则的工具，Constraints Manager可以让设计者定义、察看和验证规则并可以利用SigXplorer expert研究电路的拓扑结构和设置对应的约束条件并反馈到Constraints Manager中。
第1章 Constraints Manager界面第2章 Constraints Manager组成1.Object Type Folder：（1）ECSet：在这文件夹可看到你在板中设定的部分规则，如Signal Integrity、Timing、Max/Min Propagation Delays、Relative Propagation Delays等等。
（2）Net：在这文件夹可实现信号的约束条件的操作，如Signal Integrity、Timing、Max/Min Propagation Delays、Relative Propagation Delays、Bus、Pin Pair等。
2.Workbooks：展开Object Type Folder,其下的Workbooks主要有（1）Signal Integrity：信号完整性规则设定；（2）Timing：建立时间等设置；（3）Routing：布线约束规则设定，如阻抗、绝对长度、相对长度等。
3.Worksheet：展开Workbooks，其下都有相应的Worksheet，如Routing下有：Impedance、Max/Min Propagation Delays、Relative Propagation Delays等。
其上三者关系如下：4.Worksheet中Object的层次SystemDesignBus、Diff pairNet、XnetMatch GroupPin pair从上往下优先级递减，即System级别最高，Pin pair级别最低第3章 Constraints Manager常用命令1.Import/Export：规则的导入/导出2.Analysis Modes：分析内容的选择开关3.Select/Deselect：选中/取消选中Bus、Net、Pin pair等4.Expand/Collapse：展开/闭合选中的内容（Bus、Net、Pin pair等）5.Bus Membership：添加Net、Xnet到已有的Bus中6.Match Group Membership：追加Pin pair、Net、Xnet到已有的Match group名中7.Electrical Cset reference：给Bus、Pin pair、Net、Xnet等附上已设定好的规则8.SigXplorer：进入SigXplorer expert界面，研究拓扑结构及定义约束规则第4章 使用Constraints Manager必须注意的几个概念1.Pin pair指一对有逻辑连接关系的管脚，通常是驱动与接收间的连接。
allegro等长线设置(memory)
Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06009Author :SOFERCreate Date :2005-8-30Rev :1.00布线规则要求走线托扑结构：等长要求：1，走线长度为匹配电阻两端走线长的相加（A＋B）2，需要考虑北桥芯片内部长度（P）3，等长为：P+A+B长度误差50Mil（组内）术语：XNet上图中A和B两个网络通过一个电阻连接，这种情况两个网络通过一个电阻或电容、电感连接在Cadence里我们称一个XNet。
（X：eXtend）操作步骤：1，设置电阻的模型，模型设置好了软件自动会把A，B看成一个XNet。
a)菜单：Analyze>SI/EMI Sim> Model…，出现警告直接点Yes.b)找到电阻或排阻的DevType Value，如下图：注意：在这界面下可以直接在PCB板子点击器件，模型界面下会自动跳到该器件DevType地方。
选中上面的RN_8P_rn_8p是所有的排阻，而下面的RN*是具体的某个排阻。
c)点击Create Model…，选择Create ESpiceDevice model，OKd)出现模型参数窗体，输入Value和Pin顺序，点击OK.如果排阻Pin顺序是这样排列的：那Single Pin顺序输入为：1 8 2 7 3 6 4 5，注意数字中间为空格。
e)完成模型设置后，有show element来查看Net属性，在Net name下面会多一个XNet名字，这表示XNet已经设置好了。
2，在Constraint Manager中设置等长a)菜单Setup>Electrical Constraint Spreadsheet或者直接点击工具栏启动Constraint Manager。
b)点击展开左边的Net>Routing>Relative Propagation Delay，右边出现整个板子上所有的网络，直接选中需要设置等长的某个网络，然后点击右键，在下拉菜单中选择SigXplorer…启动Topology Editorc)选择菜单Set>Constraint，出现下面窗体：Rule Name：等长规则名字，这里可以随便输入，不过最好方便辨认From：开始PinTo：结束PinScope：规则适应范围Local：使用与本网络Global：适用与所有Delta Type：Delta匹配类型，Delta为与基准线对比值，如果一组线要求等长，我们可以把Delta设None，或把Delta值设为0。
Allegro提高篇--多层板和等长设置
Allegro提高篇--多层板和等长设置目录目录 (1)第一章添加钻孔文件.............................................................................. 错误!未定义书签。
1.1 添加钻孔列表............................................................................ 错误!未定义书签。
1.2 生成钻孔文件............................................................................ 错误!未定义书签。
1.3 生成铣刀数据文件.................................................................... 错误!未定义书签。
第二章生成Gerber文件........................................................................ 错误!未定义书签。
2.1 各层文件介绍............................................................................ 错误!未定义书签。
2.2 各层的添加................................................................................ 错误!未定义书签。
2.3 生成Gerber文件...................................................................... 错误!未定义书签。
第三章查看Gerber文件........................................................................ 错误!未定义书签。
Allegro PCB Editor使用流程简介
本文档主要介绍Cadence的PCB设计软件Allegro PCB Editor的基本使用方法，其中封装库的建立不再赘述，参见“Cadence软件库操作管理文档”。
目录一、创建电路板 (2)1、新建电路板文件 (2)2、设置页面尺寸 (2)3、绘制电路板外框outline (3)4、电路板倒角 (4)5、添加装配孔 (5)6、添加布局/布线允许区域（可选） (7)二、网表导入和板层设置 (7)1、网表导入 (7)2、板层设置 (8)三、布局 (9)1、手动布局 (9)2、布局时对元器件的基本操作 (10)3、快速布局 (11)4、按ROOM方式布局 (12)5、布局复用 (15)四、设置约束规则 (17)1、设置走线宽度 (17)2、设置过孔类型 (18)3、间距规则设置 (19)五、布线 (20)1、设置走线格点 (20)2、添加连接线 (20)3、添加过孔 (21)4、优化走线 (21)5、删除走线 (21)六、敷铜 (22)1、设置敷铜参数 (22)2、敷铜 (23)七、PCB后处理 (25)1、检查电路板 (25)2、调整丝印文本 (27)3、导出钻孔文件 (28)4、导出光绘文件 (29)一、创建电路板1、新建电路板文件原理图成功导出网表进行PCB设计之前，首先需要根据实际情况建立电路板文件（.brd），主要是设置PCB板的外框尺寸（软件中称为outline）、安装孔等基本信息。
启动Allegro PCB Editor软件：选择“File-New”，在新建对话框中设置电路板存放路径，名称等信息：点击“OK”2、设置页面尺寸这里的页面尺寸并不是电路板的实际尺寸，而是软件界面的允许范围，根据实际电路板的大小设置合理的页面尺寸。
选择“Setup-Design Parameters”范围设置（Extents）中的Left X和Lower Y分别代表页面最坐下角的坐标，初次启动软件时，默认原点（0,0）为页面的最左下角。
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Allegro PCB Editor如何绕等长
在高速PCB设计中，解决信号完整性中相对传输延迟最通常的做法就是对关键信号进行绕等长处理！该解决方案就是来看怎么在PCB Editor中实现绕等长布线。
关键字： cadence、cadence PCB SI、相对传输延迟、等长
◆上海库源电气科技有限公司
◆PSpice技术支持中心:
◆技术支持热线：4006-535-525
◆Mail: support@
◆Web：
2012-6-18
Allegro PCB Editor绕等长布线
所需软件：Cadence PCB Editor
在开始真正绕等长的步骤之前需要我们解答两个问题：
1、需不需要绕等长？
只有高速信号才会产生信号匹配的问题，才需要绕等长，一般界定速度超过100M或者信号上升时间小于50ps的为高速信号。
2、为什么要绕等长？
由上面简图可以看到，由于信号速度很快，如果同组信号（比如地址线）之间传输延迟相差太大，发送端的信号传送到接收端时就会产生bit位错误或者在接收端无法达到足够的建立保持时间而导致接收端无法正确接收发送端的信号，对同组线要约束其相对传输延迟，所以才要绕等长使同组线间传输延迟在一定的范围内，保证信号正确传输。
步骤：
1、使用PCB Editor打开工程文件。
2、打开约束管理器，在相应网络上右击，选择“SigXplorer”提取需要设置等长的拓扑结
构
3、提取拓扑结构，在“SigXplorer”中设置约束并返回到PCB中，
红框中是设置约束规则的快捷键，为返回约束的快捷键。
图中最大红框的位置是设置拓扑约束的对话框。
在“Pins/Tees”中选择需要设置等长约束的起始Pin和终止Pin，因为本例中提取拓扑结构时是一束总线，所以本例中“From”处选择“ALL DRVRS”，“TO”处选择“ALL RCVRS”，意为对提取的这束线的所有发送端到接收端设置约束，在“Delta Type”中选择约束用的单位（时间，或者长度）。
然后在Delta中输入本束线中所有线之间的误差值，在“Tol Type”中输入基于这个“Delta”值的误差值的单位。
“Tolerance”是在“Delta”基础上的误差值。
4、返回约束时会在约束管理器中弹出提示窗口，接受以后，约束管理器会自动创建匹配
组（match group）。
规则设置完成之后即可运行“delay tune”命令进行绕等长线操作。
5、除了提取网络拓扑结构使用SigXplorer来设置约束并返回PCB Editor这种方法来设置
等长之外，还可以通过手动创建“pin pair”的方式来创建“match group”。
6、在约束管理器中在想要设置等长约束的网络上右击创建“pin pair”
7、对所有需要设置等长的网络设置完“pin pair”以后选中所有“pin pair”右击，创建“match
group”。
8、创建完匹配组后，即可直接在约束管理器中设置匹配约束。
约束管理器中的选项可以参照前面第三步中各个选项的含义填写，当“Actual”与“Margin”变绿即为满足了设置的约束条件。