PLD第8章 有限状态机的设计
第八次课-8章状态机精选全文
z<=0;
三、基于状态机的设计要点
1．起始状态的选择
起始状态是指电路复位后所处的状态，选择一 个合理的起始状态将使整个系统简洁高效。有的 EDA软件会自动为基于状态机的设计选择一个最佳 的起始状态。
2．状态转换的描述
一般使用case语句来描述状态之间的转换， 用case语句表述比用if-else语句更清晰明了。
有限状态机类型 有限状态机的Verilog描述 有限状态机的设计要点
一、两种有限状态机
二、有限状态机的Verilog描述
描述对象：
当前状态、下一状态、输出逻辑
描述方式： 单过程、双过程、三过程
单过程描述方式： 放在一个过程中描述，相当于采用时
钟信号同步，克服输出产生毛刺。但输出 逻辑相对于双过程，要延迟一个时钟周期。
end end
s3: begin if(x==0)
begin state<=s0; z<=0;
end else begin
state<=s4; z<=1; end end
s4: begin if(x==0)
begin state<=s0; end else begin state<=s4; z<=1; end end default:
双过程描述方式： 一个过程 由时钟信号触发的时序过程
（当时钟发生跳变时，状态机状态发生变 化。一般用case语句检查状态机的当前状态； 另一过程是组合过程，对于摩尔型，输出 只与当前状态有关，因此只需用case语句即 可，对米里型，因与当前状态和输入都有 关，因此可用case 语句和 if组合进行描述。
第8章 基本逻辑电路设计_有限状态机
IF RD = '0' THEN C_S <= S0; ELSIF CLK'EVENT AND CLK = '1' THEN C_S <= N_S; END IF; END PROCESS; --以下为组合逻辑进程，实现状态转移逻辑和输出逻辑 PROCESS(DIN,C_S) BEGIN CASE C_S IS WHEN S0 => --状态S0 IF DIN = '0' THEN N_S <= S0; --DIN=’0’时,次状态为S0 ELSE N_S <= S1; --否则次状态为S1 END IF; DOUT <= ‘0’; --状态S0时输出’0’ WHEN S1 => IF DIN = '0' THEN N_S <= S1; ELSE N_S <= S2; END IF; DOUT <= '0'; --状态S0时输出’0’
工作过程：
READY有效 控制器开始工作并在下一个时钟 周期到来时判断本次工作是读还是写操作（若 READ_WRITE高电平为读，低电平为写） 控制器 的输出写使能信号 WE 在写操作中有效，而读使能信 号RE在读操作中有效。 读写完毕后READY无效标 示本次处理任务完成，回到空闲状态。
设计步骤
END example;
实例：一个MOORE型有限状根据微处理 器的读周期或者写周期，分别对存储器输出写使能信 号WE和读使能信号RE。该控制器的输入信号有三个： 微处理的准备就绪信号 READY ，微处理的读写信号 READ_WRITE和时钟信号CLK。
BEGIN PROCESS(CLK,RD) --寄存器进程，上升沿跳转 BEGIN IF RD='0' THEN C_S<=S0; ELSIF CLK'EVENT AND CLK='1' THEN C_S<=N_S; END IF; END PROCESS;
EDA技术第八章有限状态机设计
EDA技术第八章有限状态机设计有限状态机（Finite State Machine，简称FSM）是一种用于描述和建模系统行为的数学模型。
它可以将系统的行为抽象化为一个有限的状态集合和状态间的转移关系。
在EDA（Electronic Design Automation，电子设计自动化）技术中，有限状态机设计是一项关键技术，用于设计和实现数字电路中的控制逻辑。
有限状态机设计通常包括状态定义、状态转移关系以及输出逻辑的设计。
首先，需要明确定义系统的状态集合。
每个状态代表了系统在特定时间点的行为和状态。
状态可以是简单的布尔值，也可以是复杂的数据结构。
在有限状态机设计中，对状态的定义要具体明确，以便于后续的状态转移关系和输出逻辑的设计。
接下来，需要定义状态间的转移关系。
转移关系决定了系统在不同状态间的切换条件和方式。
可以通过绘制状态转移图或者使用状态转移表的方式来描述状态间的转移关系。
状态转移关系需要保证系统在任意时间点都有确定性的行为，即从一个状态到另一个状态的转移是唯一确定的。
最后，需要设计输出逻辑。
输出逻辑定义了系统在不同状态下的输出行为。
输出可以是控制信号，也可以是数据等其他形式。
输出逻辑的设计需要根据系统的需求和功能来确定，确保在不同状态下的输出能够满足系统的要求。
在有限状态机设计中，可以使用硬件描述语言（HardwareDescription Language，简称HDL）来实现系统的控制逻辑。
常见的HDL语言包括VHDL和Verilog。
通过使用HDL，可以将有限状态机的设计转化为硬件电路的实现，从而在芯片级别上实现系统的功能。
有限状态机设计在EDA技术中起到了至关重要的作用。
它可以帮助工程师更好地理解和描述系统的行为，从而优化和改进设计。
同时，有限状态机设计可以提高设计的灵活性和可重用性，使得设计更易于维护和扩展。
总之，有限状态机设计是EDA技术中的关键技术之一、它通过定义状态集合、状态转移关系和输出逻辑，帮助工程师实现系统的控制逻辑。
有限状态机的设计1212
教学目的
认识状态机及其特点 学习状态转移图的画法 掌握摩尔（MOORE）型状态机的VHDL设计法 掌握米勒（MEALY）型状态机的VHDL设计法
0.1 什么是状态机
有限状态机(简称状态机)相当于一个控制器， 它将一项功能的完成分解为若干步，每一步对应 于二进制的一个状态，通过预先设计的顺序在各 状态之间进行转换，状态转换的过程就是实现逻 辑功能的过程。
ARCHITECTURE a OF mealy IS TYPE STATE IS (S0,S1,S2,S3,S4); SIGNAL pstate :STATE; BEGIN Mealy型 PROCESS(clk) 状态机描述 BEGIN IF (clk‟EVENT AND clk=„1‟) THEN CASE pstate is WHEN S0=> IF data=„1‟ THEN pstate<=S1; ELSE pstate<=S0; END IF; zo<=0; WHEN S1=> IF data=„1‟ THEN pstate<=S2; ELSE pstate<=S0; END IF; zo<=0; WHEN S2=> IF data=„1‟ THEN pstate<=S2; ELSE pstate<=S3; END IF; zo<=0; WHEN S3=> IF data=„1‟ THEN pstate<=S4; zo<=1; ELSE pstate<=S0; zo<=0;END IF; WHEN S4=> IF data=„1‟ THEN pstate<=S1; ELSE pstate<=S0; END IF; zo<=0; END CASE; END IF; END PROCESS;
有限状态机的设计
状态化简
17个状态需要 5位的状态码 15个状态只需 要4位的状态码
重复的状态： •相同的输出，以及 •相同的转换条件 这里有两个重复的状态
用Verilog对摩尔型售货机建模
• 参照上面的结构，用Verilog建模是很容易的， 只要分别描述各个模块。 • 状态寄存器（时序逻辑的always语句块）。 • 下一个状态，组合逻辑（组合逻辑的always语 句块，使用case语句）。 • 输出组合逻辑块（组合逻辑的always语句块或 者使用assign连续赋值语句）。
系统内会出现哪些状态？
• 起始状态: • 对于不同的输入可能出现的状态: • 在交易前,售货机可以投入的最多金额是 多少?
– 售货机内已有25美分,此时只有一个25美分 25 , 25 的硬币可以使用…
• 找零的状态转换
用moore型状态机完成对控制核心的建模
•将所有可能出现的状态 罗列出来，并连接各个 状态之间的转换关系， 标注转换条件，可以得 到如左图所示的呢？能否对这一 很直观的方案作进一步 的优化？
有限状态机的设计
• 什么是状态机？ 什么是状态机？
– 状态机是由寄存器组和组合逻辑构成的硬 件时序电路； 件时序电路； – 其状态（即由寄存器组的1和0的组合状态 其状态（即由寄存器组的1 所构成的有限个状态）只能在同一 同一时钟跳 所构成的有限个状态）只能在同一时钟跳 变沿的情况下， 变沿的情况下，才能从一个状态转向另一 个状态； 个状态； – 一个状态究竟转向哪一状态，不但取决于 一个状态究竟转向哪一状态， 各个输入值，还取决于当前状态。 各个输入值，还取决于当前状态。 – 状态机可用于产生在时钟跳变沿时刻开关 状态机可用于产生在时钟跳变沿时刻开关 的复杂的控制逻辑， 的复杂的控制逻辑，是数字逻辑的控制核 心。
第八章有限状态机设计技术(2)PPT教学课件
ARCHITECTURE behav OF MOORE1 IS
TYPE ST_TYPE IS (ST0, ST1, ST2, ST3,ST4);
SIGNAL C_ST : ST_TYPE ;
BEGIN
PROCESS(CLK,RST)
BEGIN
IF RST ='1' THEN C_ST <= ST0 ; Q<= "0000" ;
ELSE C_ST <= ST1 ;END IF;
Q <= "0101" ;
WHEN ST2 => IF DATAIN ="01" THEN C_ST <= ST3 ;
ELSE C_ST <= ST0 ;END IF;
Q <= "1100" ;
WHEN ST3 => IF DATAIN ="00" THEN C_ST <= ST4 ;
ELSIF CLK'EVENT AND CLK='1' THEN
CASE C_ST IS
WHEN ST0 => IF DATAIN ="10" THEN C_ST <= ST1 ;
ELSE C_ST <= ST0 ; END IF;
Q <= "1001" ;
WHEN ST1 => IF DATAIN ="11" THEN C_ST <= ST2 ;
2020/12/12
3
回顾
8.1.3 一般状态机的结构 1. 说明部分 2. 主控时序进程 3. 主控组合进程 4. 辅助进程
有限状态机的设计
2、状态编码
最常用的有三种编码方式： state0, state1, state2, state3 二进制 00， 01， 10， 11 格雷码 Gray 00， 01， 11， 10 独热编码One-hot 0001，0010， 0100，1000 CPLD使用Gray状态码，FPGA使用one-hot 编码
datain=0/out=0
case语句
datain=1/out=1
If(!datain) next_state=1’b0; else next_state=1’b1; end 1’b1 : begin out=datain; If(!datain) next_state=1’b0; else next_state=1’b1; end default: {next_state, out}=2’b00; endcase endmodule 必须规定状态变量，用来定义状态机的状态。 必须有初态处理和默认状态处理 要改变当前的状态，必须改变状态变量的值，状态变量的值的改变要与 时钟沿同步。
下一个状态 默认状态
改写为摩尔状态机
datain=0 rst=1 0 out=0 datain=0
datain=1 1 out=0
datain=0
datain=1 2 out=1 datain=1
改写为摩尔状态机
module exp(out, datain, clk, rst); input clk, rst, datain; output out; reg out; reg[1:0] state,next_state; always@(posedge clk or posedge rst) begin if(rst) state<=2’b0; else state<=next_state; end always@(state or datain) begin case(state) 2’b00: begin out=1’b0; if(!datain) next_state=2’b00; else next_state=2’b01; end 2’b01 : begin out=1’b0; if(datain) next_state=2’b10; else next_state=2’b00; end 2’b10 : begin out=1’b1; if(!datain) next_state=2’b00; else next_state=2’b10; end default: {next_state,out}=3’b000; endcase end endmodule
状态机的设计
if reset=′1′then state<=s0; elsif clk’event and clk=′1′then case state is LIBRARY ieee; when s0=>if in1=′1′then USE ieee.std logic 1164.all; state<=s1; USE ieee.std logic unsigned.all; end if; when s1=>if in1=′0′then ENTITY demo1 IS state<=s2; PORT(clk,in1,reset:IN STD LOGIC; end if; out1 :OUT when s2=>if in1=′1′then STD LOGIC vector(3 downto 0)); state<=s3; END demo1; end if; when s3=>if in1=′0′then ARCHITECTURE moore OF demo1 IS state<=s0; type state type is(s0,s1,s2,s3);———状态 状态 end if; 说明 end case; SIGNAL state : state type; end if; end process; BEGIN begin demo process:process(clk,reset)———时钟进程 时钟进程
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第8章 状态机的设计
状态机的设计
8.1 8.2 8.3 8.4 8.5 一般有限状态机 Moore型有限状态机的设计 型有限状态机的设计 Mealy型有限状态机的设计 型有限状态机的设计 状态编码 非法状态处理
第八章有限状态机
clock reset
Present State Register
输入发生变化时，必 须到下一时钟，输出 才发生变化
Output function
© 徐州师范大学物理与电子工程学院 陈斯 chensism@
Present State
Y=F[Q]
Outputs
电子设计自动化
Mealy FSM
input clk,reset;
input clk,reset;
input[0:1]state_inputs;
input[0:1]state_inputs;
output[3:0]comb_outputs;
output[3:0]comb_outputs;
reg[3:0]comb_outputs;
reg[3:0]comb_outputs;
电子设计自动化
FSM（Finite State Machine）
有限状态机一旦定义，那么它在每一个状态
对每一个消息的反应都固定了。
无限状态机就是一个给定的储存状态的库，
不过可以储存所有你想要的状态。也就是说状 态可以改变。
© 徐州师范大学物理与电子工程学院 陈斯 chensism@
电子设计自动化
clk reset state_inputs
PROCESS REG
FSM: s_machine
current_state next_state
PROCESS COM
comb_outputs
© 徐州师范大学物理与电子工程学院 陈斯 chensism@
电子设计自动化
【例8-1】
电子设计自动化
MOORE 机 MEALY机
© 徐州师范大学物理与电子工程学院 陈斯 chensism@
《FPGA系统设计》实验报告》有限状态机的设计实验
《FPGA系统设计》实验报告》有限状态机的设计实验一 .实验目的（1）了解有限状态机的概念；（2）掌握Moore型有限状态机的特点和其VHDL语言的描述方法；（3）掌握Mealy型有限状态机的特点和其VHDL语言的描述方法；二．实验要求(1)状态机的介绍FPGA设计中，最重要的设计思想就是状态机的设计。
状态机的本质是对具有逻辑顺序和时序规律的事件的描述，它有三个要素:状态、输入、输出。
状态也叫做状态变量，根据状态机的涉及的状态是有限的还是无限的，可以将状态机分为有限状态机(Finite State Machine, FSM) 和无限状态机(Infinite StateMachine, ISM), 逻辑设计中一般都是有限状态机，如全自动洗衣机有浸泡、洗涤、排水、脱水，工作状态有四种，流程状态无需手动操作，只要条件满足就自动进入下一工作个状态，并且工作流程可以灵活设定。
这种控制功能完全可用有限状态机来实现;输出是指某-个状态的特定输出; 输入是状态机进入每个状态的条件。
状态机从输出方式出发，可以分为摩尔(Moore) 型和米里(Mealy)型;Moore型状态机:状态机的输出信号仅仅由当前状态决定。
Mealy型状态机:状态机的输出信号不仅与电路的当前状态有关，还与当前的输入有关。
用VHDL设计的状态机其结构由以下几部分组成:(1)说明部分状态变量(如现态和次态)应定义为信号，便于信息传递，使用TYPE语句定义新的数据类型，此数据类型为枚举型，例如:ARCHITECTURE... ISTYPE FSM ST IS (s0,s1,s2,s3);SIGNAL curent state.next state :FSM ST;...其中新定义的数据类型名为"FSM ST",其类型的元素分别为50、sI. S2、S3.表示状态机的四个状态。
定义信号SIGNAL的状态变量为euret state 和next state,它们的数据类型被定义为FSM ST.因此状态变量current state 和Inext state的取值范围在数据类型FSM ST所限定的四个元素中。
《FPGA系统设计》实验报告》有限状态机的设计
《FPGA系统设计》实验报告》有限状态机的设计一、设计任务a)了解有限状态机的概念；b)掌握Moore型有限状态机的特点和其VHDL语言的描述方法；c)掌握Mealy型有限状态机的特点和其VHDL语言的描述方法。
二、设计过程实验原理在数字电路系统中，有限状态机是一种重要的时序逻辑电路模块。
它对数字系统的设计具有十分重要的作用。
例如：全自动洗衣机，浸泡、洗涤、排水、脱水，流程状态无需手动操作，只要条件满足就自动进入下一工作个状态，并且工作流程可以灵活设定。
这种控制功能完全可用有限状态机来实现。
有限状态机( Finite State Machine, FSM)也是一种时序逻辑电路。
状态机从输出方式出发，可以分为Moore型和Mealy型；从状态机结构出发，可以分为单进程状态机和多进程状态机。
我们知道，任何数字系统都可以分为相互作用的控制单元（control unit）和数据通道（data path）两部分。
数据通道通常由组合逻辑构成，而控制单元通常由时序逻辑构成，任何时序电路都可以表示为有限状态机（Finite State Machine，FSM）。
在基本时序逻辑电路建模的基础上，本实验主要介绍有限状态机实现复杂时序逻辑电路的设计。
数字系统控制部分的每一个部分都可以看作一种状态，与每一控制相关的转换条件指定了状态的下一个状态和输出。
根据有限状态机的输出与当前状态和当前输入的关系，可以将有限状态机分成Moore 型有限状态机和Mealy型有限状态机两种。
从现实的角度，这两种状态机都可以实现同样的功能，但是它们的时序不同，选择使用哪种有限状态机要根据实际情况进行具体分析。
1.单进程Moore型有限状态机程序码图6.1 引脚分配图图6.2 Moore型实验箱现象2.该状态机时一个2进程Mealy型状态机，进程COMREG是时序与组合混合型进程；进程COM1负责根据状态和输入信号给出不同的输出信号。
图6.3 引脚分配图图6.4 Mealy型实验箱现象3.该状态机属于Moore型状态机，由两个主控进程构成，其中进程REG 是主控时序进程，COM是主控组合进程。
有限状态机设计
就可靠性而言，状态机的优势也是十分明显的。
8.1 一般有限状态机的设计
8.1.3 一般有限状态机的设计 1. 说明部分
状态变量
2. 主控时序进程
ARCHITECTURE ...IS TYPE FSM_ST IS (s0，s1，s2，s3); SIGNAL current_state, next_state: FSM_ST; ...
8.2.2 单进程Moore型有限状态机
【例8-4】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MOORE1 IS PORT (DATAIN :IN STD_LOGIC_VECTOR(1 DOWNTO 0); CLK,RST : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END MOORE1; ARCHITECTURE behav OF MOORE1 IS TYPE ST_TYPE IS (ST0, ST1, ST2, ST3,ST4); SIGNAL C_ST : ST_TYPE ; BEGIN PROCESS(CLK,RST) BEGIN IF RST ='1' THEN C_ST <= ST0 ; Q<= "0000" ; ELSIF CLK'EVENT AND CLK='1' THEN 接下页
8.1.3 一般有限状态机的设计 4. 辅助进程
【例8-1】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY s_machine IS PORT ( clk,reset : IN STD_LOGIC; state_inputs : IN STD_LOGIC_VECTOR (0 TO 1); comb_outputs : OUT INTEGER RANGE 0 TO 15 ); END s_machine; ARCHITECTURE behv OF s_machine IS TYPE FSM_ST IS (s0, s1, s2, s3); SIGNAL current_state, next_state: FSM_ST; BEGIN REG: PROCESS (reset,clk) BEGIN IF reset = '1' THEN current_state <= s0; ELSIF clk='1' AND clk'EVENT THEN current_state <= next_state; END IF; END PROCESS; COM:PROCESS(current_state, state_Inputs) 接下页
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有限状态机设计要点 1、起始状态的选择
起始状态是指电路复位后所处的状态，选择一个合理的起始 状态将使整个系统简洁高效。
有限状态机设计要点 有限状态机的复位
2．同步复位 3．异步复位
状态转换的描述
一般使用case语句来描述状态之间的转换 ，用case语句表述比用if-else语句更清 晰明了。 case语句最后要加上default避免锁存器 的产生
作业
实验四
状态编码的定义
直接使用整数编码描述 利用‘define定义 利用parameter声明
reg [1:0] case case(state) case(state) 0: …… 1: …… …… endcase …… 不要漏掉符号“'” `define S0 2’b00; 2’ `define S1 2’b01; 2’ case(state) case(state) `S0: ….; `S1: ….; module MealyFSM（clk,reset,a,y); MealyFSM（ clk,reset,a,y); reg[1:0] state; Parameter S0=2’d0,S1=2’d1,S2=2’d2,S3=2’d3; S0=2’ d0,S1=2’ d1,S2=2’ d2,S3=2’ …… always@(state or a) case(state) case(state) 倾向采用， S0: …… 可读性好， S1: …… 方便！ S2: …… …… endcase ……. ……. endmodule
有限状态机设计
将对象（电路）的工作过程表达为：
各种不同状态 在 事件控制下 的变迁过程
这种描述方法称为有限状态机（FSM）
有限状态机：实例
有限状态机：要素
FSM包含 1. 一组状态集（states）、 2. 一个起始状态（start state）、 3. 一组输入符号集（input alphabet）、 4. 一组输出符号集（output alphabet ） 5. 一组映射输入符号和当前状态到下一状 态的转换函数（transition function）
对比
0/0
rst=1 S0
1/0
0/0
S1
1/1
8.3 状态编码
最常用的有四种编码方式： state0, state1, state2, state3 二进制 00， 01， 10， 11 格雷码 Gray 00， 01， 11， 10 约翰逊编码 000， 001， 011， 111 一位热码One-hot 0001，0010， 0100，1000 CPLD适合使用Gray状态码，FPGA适合使用one-hot 编码
2.
有限状态机模型
输出在输入后立即变化，不依赖时钟信号的同步 输入 次态逻辑
组合逻辑
Mealy 型输出
现态
时序逻辑
输出逻辑
输出
时钟
Moore型 输出
必须等待时钟信号的到来，当状态变化时才导致输出变化
8.2 有限状态机的几种描述方式
（1）用三个过程描述：即现态（CS）、次态（NS）、 输出逻辑（OL）各用一个always过程描述。 （2）双过程描述（CS+NS、OL双过程描述）：使用两 个always过程来描述有限状态机，一个过程描述现态和次 态时序逻辑（CS+NS）；另一个过程描述输出逻辑（OL）。 （3）双过程描述（CS、NS+OL双过程描述）：一个过 程用来描述现态（CS）；另一个过程描述次态和输出逻辑 （NS+OL）。 （4）单过程描述：在单过程描述方式中，将状态机的现 态、次态和输出逻辑（CS+NS+OL）放在一个always过程 中进行描述。
FSM的应用举例
clk rst
01101
识别11序列
out
米里型状态机状态转移图
0/0
module exp(out, datain, clk, rst); input clk, rst, datain; output out; reg out; 状态变量 reg state,next_state; parameter S0=1'b0, S1=1'b1; always @(posedge clk or posedge rst) begin if(rst) state<=S0; else state<=next_state; end always @(state or datain) begin case语句 case(state) S0: begin
rst=1 S0
1/0
0/0
S1
1/1
If(!datain) begin next_state=S0; out=1’b0; end else begin next_state=S1; ; out=1’b0; end end S1 : begin If(!datain) begin next_state=S0; out=1’b0; end else begin next_state=S1;out=1’b1; end 下一个状态 end default: begin 默认状态 out= 1’b0; next_state=S0; endcase endmodule 必须规定状态变量，用来定义状态机的状态。 必须有初态处理和默认状态处理 要改变当前的状态，必须改变状态变量的值，状态变量的值的改变要与 时钟沿同步。
改写为摩尔状态机
0/ rst=1 S0/0 1/ S1/0 0/ 1/ S2/1 0/
1/
改写为摩尔状态机
module exp(out, datain, clk, rst); input clk, rst, datain; output out; reg out; reg[1:0] state,next_state; out=1’b0; if(datain) next_state=S2; else next_state=S0; parameter S0=2'b00, S1=2'b01, S2=2'b10; always@(posedge clk or posedge rst) end begin S2 : begin if(rst) state<=S0; out=1’b1; else state<=next_state; if(!datain) end next_state=S0; else next_state=S2; always@(state or datain) end begin case(state) default: S0: begin begin out=1’b0; out=1’b0; if(!datain) next_state=S0; next_state=S0; end else endcase next_state=S1; end end endmodule S1 : begin
FSM的结构
Current State Register Next State Logic： NS ＝ f( PS, I ) Output Logic
Moore状态机 &a当前状态 的函数 米里型（Mealy） 输出信号是 当前状态 和 当前输入信号 的函数