基于EDA技术进行数字电路设计

基于EDA技术进行数字电路设计基于EDA技术进行数字电路设计

1、EDA技术设计流程

在设计方法上，EDA技术为数字电子电路设计领域带来了根本性

变革，将传统“电路设计硬件搭试调试焊接”模式转变为在计算机

上自动完成。

2、设计要求

具有时、分、秒、计数显示功能，以24小时循环计时。具有清

零和调节小时、分钟功能。具有整点报时功能。

3、输入设计源文件

一个设计项目由一个或多个源文件组成，它们可以是原理图文件、硬件描述语言文件、混合输入文件，点击Source/New菜单，选择你

所要设计源文件类型，进入设计状态，完成源文件设计，存盘、退出;另在一张原理图编辑器窗口中，通过File/MatchingSymbol菜单，建立一张原理图符号，生成一个与原理图文件相同名、相同功能逻

辑宏元件，它自动加到元件列表中，可以在更高层图纸中反复调用;

4、逻辑编译

逻辑编译选择器件EPM7128SLC84-15，使用MAXPlusⅡ编译器编

译设计项目，通过编译器自动进行错误检查、网表提取、逻辑综合、器件适配，最终产生器件编程文件(。jed)。

5、综合

综合就是利用EDA软件系统综合器将VHDL软件设计与硬件可实

现性挂钩，这是将软件转化为硬件电路关键步骤。综合器对源文件

综合是针对某一FPGA/CPID供应商产品系列。因此，综合后结果具

有硬件可实现性。EDA提供了良好逻辑综合与优化功能，它能够将

设计人员设计逻辑级电路图自动地转换为门级电路，并生成相应网

表文件、时序分析文件和各种报表，若设计没有错误，最终可生成

可以编程下载。SOF文件。

6、器件适配

综合通过后必须利用FPGA/CPLD布局/布线适配器将综合后网表

文件针对某一具体目标器件进行逻辑映射操作，其中包括底层器件

配置、逻辑分割、逻辑优化、布局布线等操作。适配后产生时序仿

真用网表文件和下载文件，如JED或POF文件。适配对象直接与器

件结构细节相对应。

7、功能仿真

通常，在设计过程中每一个阶段都要进行仿真验证其正确性。在综合前，要进行行为仿真，将VHDI源程序直接送到VHDI仿真器中

仿真，此时仿真只是根据VHDI语义进行，与具体电路没有关系。综

合后，可利用产生网表文件进行功能仿真，以便了解设计描述与设

计意图一致性。功能仿真仅对设计描述逻辑功能进行测试模拟，以

了解其实现功能是否满足原设计要求，仿真过程不涉及具体器件硬

件特性，如延迟特性。时序仿真根据适配后产生网表文件进行仿真，是接近真实器件运行仿真，仿真过程中已将器件硬件特性考虑进去了，因此仿真精度要高得多。时序仿真网表文件中包含了较为精确

延迟信息

8、编程下载

通过仿真确定设计基本成功后，即可通过Byteblaster下载电缆线将设计项目以JTAG方式下载到器件中，完成设计所有工作。通过

此例设计流程讲述可知，EDA技术及其工具在数字电路系统(包括模

拟电路系统)中正发挥着越来越重要作用，其应用深度和广度正在向

更深层次延伸。

9、目标系统

用VHDL语言描述编码电路。译码电路用CASE语句完成查表译码，其中有近4O种可能情况。通过求出伴随式值，把有一个错误数据取

反纠正过来，其他情况给出信号，指出有错误。编译码电路选用ALTERA公司生产器件EPF1OK10TC144-3，其中编码电路占用了32个

逻辑单元，译码电路占用了163个逻辑单元。对编码译码电路做功

能仿真。测试使用看来，当数据输人全为‘1’，如果总线上传来数

据最后一位出错。为''0''，正确数据异或而成数据检查线DC使得

译码器能把最后一位改为''1'';如数据输人是“00000001”，编码

器DC为“19”而一旦出现两个错误。如最高位和最低位，译码器指

示是不可纠正错误;如数据正确传输，译码器指示没有错误。