第5讲 8086_8088微处理器引脚功能、总线结构和时序

AD7
RD
开始执行下一条指令。
AD6
AD5
HOLD (RQ/GT0) HLDA (RQ/GT1)
AD4
WR (LOCK)
AD3
M/IO (S2)
AD2
DT/R ( S1 )
AD1
DEN (S0 )
AD0
ALE (QS0)
NMI
INTA (QS1)
INTR
TEST
CLK
READY
地
RESET
（3）控制总线
⑤INTR中断请求（18脚，输入），是可屏蔽中 断请求信号，当此引脚为高电平时，表示外设提出 了中断请求。（INTR：interrupt request）
CPU在每一条指令的最后一个时钟周期对INTR 引脚进行测试，若为高电平，而且中断允许标志 IF ＝1，则在该指令执行完毕后，响应中断请求。
⑥NMI非屏蔽中断请求（17脚，输入，上升沿 触发），当该引脚输入一个由低电平变高电平的信 号时，CPU会在执行完当前指令后，响应中断请求。 不受IF影响，不能用指令加以屏蔽。(NMI： nonmaskable interrupt)
系统的控制总线由总线控制器8288来提供： ¾ 8288增强了8088CPU总线的驱动能力； ¾ 将8086的状态信号(S2~S0)进行译码，提供8086对存储器、
I/O接口进行控制所需的信号。
最小模式与最大模式的主要区别
地 AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2
复习——微型计算机的结构
地址总线 AB
微
型 计 算
机 CPU
的 结
存 I/O 输 储 接入 器 口设
备
I/O 接 口
输 出 设 备
构 示
数据总线 DB
意 图
控制总线 CB
CPU通过总线完成与存储器、I/O端口之间的操作。 在总线结构的微机系统中：
任一时刻只能有一个设备利用总线进行数据传送(时序)， 输入/输出设备的数据线应通过三态门/锁存器与系统相连。
8 0 8 6
A17/S4 A18/S5 A19/S6 BHE/S7
②在总线周期的其他时间内， AD8
输出CPU的状态信息。
AD7 AD6
MN/MX RD HOLD (RQ/GT0)
AD5
HLDA (RQ/GT1)
AD4
WR (LOCK)
AD3
M/IO (S2)
CPU访问 存储器（某个存储单
AD2
DT/R ( S1 )
第五讲 8086/8088微处理器引脚功能、 总线结构和时序
0、 引言与复习 第一节、8086/8088引脚信号和功能 第二节、8086/8088最小模式和最大模式 第三节、8086/8088主要操作和时序 第四节、 8086存储器的分体结构
0、引言与复习
接口技术中我们需用到CPU的引脚信号： 连接I/O接口芯片，连接存储器芯片——CPU各 个引脚有何作用？输出什么信号？当连接存储器 （或I/O接口）芯片时如何连接？…… 都需我们熟悉CPU的引脚信号Î
高电平表示当前地址/数据复用线上输出的是 地址信息；
利用它的下降沿把地址信号和BHE信号锁存在 8282地址锁存器中。
锁存的目的： T1状态：地址/数据复用引脚AD0~AD15输出地址信号； T2状态：撤销地址信号； T3： 地址/数据复用引脚AD0~AD15出现数据信号； T4: 总线周期结束。 若不锁存，T3状态时 原先的地址信号早已不存在，T3时找不到 要访问的存储单元/IO接口，故无法读/写数据。
④TEST测试信号（23脚，输 AD13
A16/S3
入），当CPU执行WAIT指 AD12
8
A17/S4
令时，每隔5个时钟周期对 此引脚测试一次，是高电平 时，CPU继续等待，一直
AD11 AD10 AD9 AD8
0 8 6
A18/S5 A19/S6 BHE/S7 MN/MX
等到出现低电平，CPU才
在总线周期T1内，作为D15~D8允许信号，低电平有效； 如输出高电平，表示只使用低8位数据线 D7~D0 ；
在总线周期的其他T状态，输出S7，目前未有定义。
BHE：Bus High Enable
* 说明：此34引脚仅对8086，8088与其不同。
BHE与A0 （ AD0 ）组合 控制传送数据的格式。
例如，执行如下指令：
AD5 AD4
HLDA (RQ/GT1) WR (LOCK)
MOV AL, [2400H]
AD3
M/IO (S2)
时，CPU需要从（逻辑地址: 段基 AD2
DT/R ( S1 )
值:偏移量=(DS):2400H 的） 存储单元读数据，此时， RD 输出低电平
AD1 AD0 NMI INTR
（3）控制总线
⑦RESET复位信号（21脚，输入），高电平持 续4个时钟周期以上有效。
复位信号有效后，FR、IP、DS、SS、ES和指 令队列清零，（CS）=FFFFH。
RESET变为低电平时，CPU从FFFF0H开始执 行程序。
（3）控制总线
⑧MN/MX最小/最大工作方式（33脚，输入）
该引脚接高电平时，表示CPU工作于最小工作方式；
ALE (QS0)
AD0
ALE(QS0)
INTA (QS1)
NMI
INTA(QS1)
TEST
INTR
TEST
READY
CLK
READY
RESET
地
RESET
8086/8088外部引脚图（括号内为最大模式时引脚名） MN/MX
地
Vcc(5V)
AD14
AD15
8086/8088CPU是双列直插式
芯片， 共有40条引脚;
（3）控制总线
地 AD14
Vcc(5V) AD15
②RD读控制引脚（32脚，
AD13 AD12
8
A16/S3 A17/S4
输出，低电平有效），表示 AD11 0 A18/S5
CPU正在读存储器或I/O端
AD10 AD9
8 6
A19/S6 BHE/S7
口，输入；
AD8
MN/MX
AD7
RD
AD6
HOLD (RQ/GT0)
第一节 8086/8088引脚信号和功能 一、8086/8088的两种工作模式 二、8086/8088引脚信号和功能
一、8086/8088的两种工作模式
8086/8088CPU有两种模式：最小模式和最大模式。 y 最小模式
系统中只有8086/8088一个微处理器(单处理器模式)。 所有的总线控制信号都直接由8086/8088产生。 总线控制逻辑电路被减少到最小。适合于较小规模的系统。 y 最大模式 包含两个（以上）微处理器，其中一个主处理器是8086/8088，其 他的处理器称为协处理器，协助主处理器工作。适合于中等规模或 大型的8086/8088系统中。
⑥WR写信号（29脚，输出，三态）引脚低电 平时，表示CPU正在执行存储器或I/O的写操作。
在写周期，WR在T2T3TW有效； 在DMA被设置为高阻。
例: 执行指令 MOV [2400H], AL 时， CPU需要往（逻辑地址为 段基值:偏移量=(DS):2400H 的） 存储单元写数据，此时，WR 输出低电平
2、最小工作方式引脚
③DEN数据允许信号（26脚，输出，三态）， 表示CPU准备好接受和发送数据，是CPU提供双向 数据收发器8286的选通信号。
在访问存储器和I/O，或中断响应周期均有效；
在DMA下，被设置为高阻。
2、最小工作方式
④DT/R数据收发信号（27脚，输出，三态）， 在系统使用双向数据收发器8286时，用其控制数据 的传送方向:
DEN (S0 ) ALE (QS0) INTA (QS1) TEST
CLK
READY
地
RESET
（3）控制总线
③READY准备好信号（22脚，输入），是由所 访问的存储器或I/O设备发来的响应信号，高电平表 示数据已经准备就绪，马上可以进行一次数据传送。 CPU在总线周期T3，对READY进行采样:
如果READY为0(低电平)，则会继续插入等待状态 TW，在TW状态，CPU继续对READY信号进行采 样，直到READY信号有效为止（即转为高电平）；
等待状态的插入延长了总线周期，不过，为了 保证CPU与存储器和I/O之间传送数据的配合，这是 必须的。
（3）控制总线
地
Vcc(5V)
AD14
AD15
AD13 AD12 AD11
8 0
A16/S3 A17/S4 A18/S5
AD10
8
A19/S6
引脚33决定工作模式:
AD9
6
BHE/S7
接地，最大模式
AD8 AD7
MN/MX RD
接+5V, 最小模式
AD6 AD5
HOLD (RQ/GT0) HLDA (RQ/GT1)
在两种模式下引脚24~31
AD1 AD0 NMI INTR CLK
地
脚二
Vcc(5V) AD15
信、 号
地 A14
Vcc(5V) A15
8086/8088
A16/S3
和
A13
A16/S3
8
A17/S4
0
A18/S5
功 能
A12
8
A11
0
A17/S4 A18/S5
8
A19/S6
6
BHE/S7
A10
8
A19/S6
引
A9
8Biblioteka Baidu
SS0(HIGH)
元）时输出20位的物理地
AD1
DEN (S0 )
址，
AD0 NMI
ALE (QS0) INTA (QS1)
就是由AD15~AD0、 A19/S6~ A16/S3输出的
INTR CLK 地
TEST READY RESET
（3）控制总线
①BHE/S7—34脚*，对8086，高8位数据总线允许/状态信 号，输出，三态，也是分时复用总线。
MN/MX
A8
MN/MX
RD
AD7
RD
HOLD (RQ/GT0)
AD6
HOLD(RQ/GT0)
HLDA (RQ/GT1)
AD5
HLDA(RQ/GT1)
WR (LOCK)
AD4
WR(LOCK)
M/IO (S2)
AD3
M/IO(S2)
DT/R ( S1 )
AD2
DT/R(S1)
DEN (S0 )
AD1
DEN(S0)

接地时，表示CPU工作于最大工作方式。
⑨. 电源、时钟和接地引脚 Vcc 接+5V ， 2个GND接地 CLK接4.77MHz
8088引脚公用信号列表
引脚图
第二节、8086/8088最小模式和最大模式
2、最小工作方式引脚
当MN/MX（33号引脚）接+5V时，8086/8088处 于最小工作方式，整个系统只有一片CPU，所有的总 线控制信号都由该CPU产生。（24 — 31脚）
AD15 A16/S3
是分时复用总线， 三态。
AD12 AD11
8 0
A17/S4 A18/S5
①在总线周期T1内，它们是用 来输出要访问的存储器地址或I/O端
AD10 AD9 AD8
8 6
A19/S6 BHE/S7 MN/MX
口地址A15~A0 ；
AD7
RD
②在总线周期的其他时间内， AD6
作为双向数据总线：
INTR CLK 地
TEST READY RESET
(2) 地址/状态复用引脚A19/S6~ A16/S3 地
Vcc(5V)
分时复用引脚，输出，三态。
AD14 AD13
AD15 A16/S3
①在总线周期T1内，它们是用 来输出要访问的存储器地址的高4 位A19~A16；
AD12 AD11 AD10 AD9
AD4
WR (LOCK)
有不同的名称和意义
AD3
M/IO (S2)
AD2
DT/R ( S1 )
AD1
DEN (S0 )
AD0
ALE (QS0)
NMI
INTA (QS1)
INTR
TEST
CLK
READY
地
RESET
1.两种模式下公共引脚
地
Vcc(5V)
（1）地址/数据复用引脚(AD15~AD0 )
AD14 AD13
①INTA中断响应信号（24脚，输出），是CPU 对外设的中断请求的回答信号，是位于两个连续基本 总线周期中的两个负脉冲，在T2 T3 Tw状态为负。第 一个负脉冲通知外围设备的接口，它发出的中断请求 已经得到允许；第二个负脉冲，外设将中断类型码送 往数据总线。
2、最小工作方式引脚
②ALE地址锁存允许信号（25脚，输出），是 CPU在每个总线周期T1发出的；
AD5 AD4
HOLD (RQ/GT0) HLDA (RQ/GT1) WR (LOCK)
对8086就是D15~D0
（对8088就是D7~D0）
AD3 AD2 AD1
M/IO (S2) DT/R ( S1 ) DEN (S0 )
AD0
ALE (QS0)
NMI
INTA (QS1)
此处先把总线周期等概念
讲，否则学生感觉很抽象。
此引脚为高电平时，则CPU进行数据发送；
此引脚为低电平时， CPU进行数据接受；
在DMA方式，被设置为高阻。
2、最小工作方式
⑤M/IO（8088）存储器/IO控制信号（28脚， 输出，三态）
高电平表示访问I/O，低电平表示访问存储器， 通常该引脚接至存储器或接口芯片的片选CS端； 当DMA时，被设置为高阻。（注：8086和8088相反）