计算机系统结构第三章
第三章 计算机网络体系结构ppt课件
图1 OSI参考模型
最顶层
最底层
.
应用层 表示层 会话层 传输层 网络层 数据链路层 物理层
（A）
（P） （S） （T） （N）
（DL） （PH）
通信子网
.
OSI中数据流动过程
用户看到的据流向
向实 际 数 据 流
向实 际 数 据 流
实际数据流向
.
2.3 OSI-RM 各层主要功能概述
1、物理层
2.1 网络体系结构及协议概念
2.1.1 网络体系结构的概念
计算机网络体系结构与网络协议是计算机网络技术 中的关键。
计算机网络的实现需要解决很多复杂的技术问题。 例如：①支持多种通信介质；②支持多厂商和异种机互 联，其中包括软件的通信规定及硬件接口的规范；③支 持多种业务，如远程登录、数据库、分布式计算等；④ 支持高级人机接口。
服务数据单元是指（N）实体为完成（N） 服务用户请求的功能所设置的数据单元
.
2.4.3 、服务原语： 在OSI-RM中，上层使用下层的服务，必须通过下
层交换一些命令，这些命令称为服务原语。
请求：用户要求服务做某项工作
服务原语
指示：用户被告知某事件发生了 响应：用户表示对某事件的响应
确认：用户实体收到关于它的请求答复
● 数据链路层协议分为两类：
● 面向字符型的主要特点是利用已定义好的一组 控制字符完成数据链路控制功能。
● 面向比特型的数据链路层，其规程传送信息的单 位称为帧。帧分为控制帧和信息帧。
.
1、数据链路层的功能
传输链路 传输链路是用于传输数据的通信信道，由双绞线、
光纤、 同轴电缆、微波、卫星通信等构成。 信道分为链路与通路两种：
第三章 计算机系统分层结构
PF
CF
奇偶（偶/奇）
进位（是/否）
PE
CY
PO
NC
3．总线
所谓总线是一组能为多个部件分时共享的公共信息传送线路， 它分时接收各部件送来的信息，并发送信息到有关部件。
由于多个部件连接在一组公共总线上，可能会出现多个部件争 用总线，因此需设置总线控制逻辑以解决总线控制权的有关问题。
总线分类:
CPU内部总线用来连接CPU内的各寄存器与ALU ; 系统总线用来连接CPU、主存储器与I/O接口，它通常包括 三组：数据总线、地址总线和控制总线。 按总线传送的方向可将总线分为单向总线和双向总线。
CPU是计算机的核心组成部分
3.1.1
CPU的组成
• 由算术逻辑部件ALU 、控制器、各种寄存器（寄 存器群）和CPU内部总线（连接部件） • 另：Cache
•
1．ALU部件
ALU的功能是实现数据的算术与逻辑运算 两个输入端口，参加运算的两个操作数，通常 来自CPU中的通用寄存器或ALU总线。 控制信号：ADD,SUB,OR,AND等 输出：运算结果
时序控制方式就是指微操作与时序信号之间采取何种关系，
它不仅直接决定时序信号的产生，也影响到控制器及其他部件的组 成，以及指令的执行速度。
1．同步控制方式
同步控制方式是指各项操作由统一的时序信号进行同步控制。 同步控制的基本特征是将操作时间分为若干长度相同的时钟 周期（也称为节拍），要求在一个或几个时钟周期内完成各个微 操作。在CPU内部通常是采用同步控制方式 。 同步控制方式的优点是时序关系简单，结构上易于集中，相应 的设计和实现比较方便。
计算机系统结构
系统的层次结构
★★
5层
翻译(编译器)
计算机组成原理 第三章
1TB=230B
• 存取时间（存储的时间。
• 存储周期：是指连续启动两次读操作所需要间隔的最 小时间。 • 存储器的带宽（数据传输速率）：是单位时间里存储 器所存取的信息量。通常以位/秒或字节/秒来表示。
3.2 SRAM存储器
通常使用的半导体存储器分为随机存取存储器 （Random Access Memory，RAM）和只读存储器 （Read-Only Memory，ROM）。它们各自又有许多 不同的类型。
相连。
A15 A14
2:4 译码器
CPU
A0 A13
11 10 01 00 CE 16K×8
CE … 16K×8 WE
CE 16K×8
WE
CE 16K×8
WE
WE
WE
D0~D7 16K×8字扩展法组成64K×8 RAM
• 字位同时扩展：既增加存储单元的数量，也加长
各单元的位数
• 实际的存储器 往往 需要对字和位同时扩展，如
I/O1 ….. I/O4
WE 2114 CS A0 …. A9
CPU
A0 A9
WE 2114 CS A0 …. A9
A10 A11
wE
2:4 译 码 器
用16K×8位的芯片采用字扩展法组成64K×8位 的存储器连接图。 图中4个芯片的数据端与数据总线D0—D7相连， 地址总线低位地址A0—A13与各芯片的14位地址端相 连，而两位高位地址A14 ，A15 经译码器和4个片选端
CPU
A0
A0 A1 A2 A3 A4 A5 A6 A7 A 8 A9
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9
A9 CS
假定使用8K×1的RAM存储器芯片，那么组成 8K×8位的存储器，每一片RAM是8192×1，故其地址
计算机系统结构(第2版(课后习题答案
word 文档下载后可自由复制编辑你计算机系统结构清华第 2 版习题解答word 文档下载后可自由复制编辑1 目录1.1 第一章（P33）1.7-1.9 （透明性概念），1.12-1.18 （Amdahl定律），1.19、1.21 、1.24 （CPI/MIPS）1.2 第二章（P124）2.3 、2.5 、2.6 （浮点数性能），2.13 、2.15 （指令编码）1.3 第三章（P202）3.3 （存储层次性能）， 3.5 （并行主存系统），3.15-3.15 加 1 题（堆栈模拟），3.19 中（3）（4）（6）（8）问（地址映象/ 替换算法-- 实存状况图）word 文档下载后可自由复制编辑1.4 第四章(P250)4.5 （中断屏蔽字表/中断过程示意图），4.8 （通道流量计算/通道时间图）1.5 第五章（P343）5.9 （流水线性能/ 时空图），5.15 （2种调度算法）1.6 第六章（P391）6.6 （向量流水时间计算），6.10 （Amdahl定律/MFLOPS）1.7 第七章（P446）7.3 、7.29（互连函数计算），7.6-7.14 （互连网性质），7.4 、7.5 、7.26（多级网寻径算法），word 文档下载后可自由复制编辑7.27 （寻径/ 选播算法）1.8 第八章(P498)8.12 ( SISD/SIMD 算法)1.9 第九章(P562)9.18 ( SISD/多功能部件/SIMD/MIMD 算法)（注：每章可选1-2 个主要知识点，每个知识点可只选 1 题。
有下划线者为推荐的主要知识点。
）word 文档 下载后可自由复制编辑2 例 , 习题2.1 第一章 (P33)例 1.1,p10假设将某系统的某一部件的处理速度加快到 10倍 ,但该部件的原处理时间仅为整个运行时间的40%，则采用加快措施后能使整个系统的性能提高多少？解：由题意可知： Fe=0.4, Se=10，根据 Amdahl 定律S n To T n1 (1Fe )S n 1 10.6 0.4100.64 Fe Se 1.56word 文档 下载后可自由复制编辑例 1.2,p10采用哪种实现技术来求浮点数平方根 FPSQR 的操作对系统的性能影响较大。
计算机组成原理第三章
• 通信总线
–是指计算机系统之间或计算机 系统与其他系统（如控制仪表 等）之间的通信传输线。 –IDE、SCSI、USB、RS－232
通信总线
系统总线按传输信息不同分类
据总线是双向的
3.2
• 数据总线 （ DB ）： 用来传输各功能部件之间的数据，数
数据总线的条数称为数据总线宽度。比如，16位总线，指其 数据总线为16根。
数据传输率 (总线带宽)：即单位时间内总线上传输数据的 位数，用MB/s（每秒多少兆字节）表示。 例：总线工作频率33MHz，总线宽度32位，则标准传输 率＝ 33×32/8＝132MB/s。 总线复用：通常地址总线与数据总线在物理上是分开的两种 总线。为提高总线的利用率，将地址总线和数据总线共用一组 物理线，在某一时刻该总线传输地址信号，另一时刻传输数据 信号或命令信号。
3. 总线通信的四种方式
（1）同步通信
3.5
通信双方由统一时标控制数据传送称为同
步通信。
时标通常由CPU的总线控制部件发出，送
到总线上的所有部件；也可以由每个部件各自
的时序发生器发出，但是必须有总线控制部件
发出的时钟信号对它们进行同步。
同步式数据输入传输
T2时刻发出读命令；从 总线上两个部件完 模块按照所指定的地址 T4 时刻开始输入设备不再 CPU 在 T3 时 刻 开 始 ， 成一次完整而可靠 和命令进行一系列内部 一直维持到 向数据总线上传送数据， 的传输时间 主模块在 T1时刻 动作，必须在 T3时刻前 T4时刻， 撤消它对数据总线的驱动， 可以从数据线上获取 发出地址信息 找到CPU所需的数据， 从 T4 起，数据总线呈浮空 信息并送到其内部寄 并送到数据总线上 状态 存器中
第3章--计算机体系结构
1.则中断级屏蔽位如何设置？ 2.假设在用户程序执行过程中同时出现1，2，3， 4四个中断请求，请画出程序运行过程示意图？
第3章作业2
假设系统有4个中断级，则中断响应次序是 1 2 3 4，如果中断处理次序是4 2 3 1
1.则中断级屏蔽位如何设置？ 2.假设在用户程序执行过程中同时出现1，2，3， 4四个中断请求，请画出程序运行过程示意图？
0
习题3-5
(1)当中断响应次序为1 2 3 4时，其中断处 理次序是？
(2)如果所有的中断处理都各需3个单位时间，中断 响应和中断返回时间相对中断处理时间少得多。 当机器正在运行用户程序时，同时发生第2、3级 中断请求，过两个单位时间后，又同时发生第1、 4级中断请求，请画出程序运行过程示意图?
中断级屏蔽位的设置
中断 处理 程序 级别 第1级 第2级 第3级 第4级 第5级 中断级屏蔽位
1级 1
0 0 0 0
2级 1
1 0 1 1
3级 1
1 1 1 1
4级 1
0 0 1 0
5级 1
0 0 1 1
具体执行 过程如图:
第3章作业1
假设系统有4个中断级，则中断响应次序是 1 2 3 4，如果中断处理次序是1 4 2 3
中断的响应次序和处理次序
中断的响应次序
中断的响应次序是同时发生多个不同中断类的中断 请求时，中断响应硬件中排队器所决定的响应次序 中断响应的次序是用硬件---排队器---来实现的。
排队器重的次序是由高到低固定死的。
中断处理次序：
中断的处理要由中断处理程序来完成，而中断处理 程序在执行前或执行中是可以被中断的，这样，中 断处理完的次序（简称中断处理次序）就可以不同 于中断响应次序。
吉林大学计算机系统结构题库第三章
第三章流水线技术知识点汇总先行控制、流水线、单功能流水线、多功能流水线、静态流水线、动态流水线、部件级流水线、处理机级流水线、处理机间流水线、线性流水线、非线性流水线、顺序流水线、乱序流水线、时空图、流水线性能评价（吞吐率、加速比、效率）、解决流水线瓶颈问题方法、相关（数据相关、名相关、控制相关）、换名技术、流水线冲突（结构冲突、数据冲突、控制冲突）、流水线互锁机制、定向技术、指令调度、预测分支失败、预测分支成功、延迟分支（从前调度、从失败处调度、从成功处调度）、流水寄存器、3种向量处理方式（横向、纵向、纵横）、链接技术。
简答题1.流水技术有哪些特点？（答出4个即可）（知识点：流水线）答：1.将处理过程分解为若干子过程，由专门的功能部件来实现，2各段的时间尽可能相等，3各部件间都有一个缓冲寄存器，4适用于大量重复的时序过程，5需要通过时间和排空时间。
2.什么是静态流水线？什么是动态流水线？（知识点：静态流水线、动态流水线）答：同一时间段内，多功能流水线中的各段只能按同一种功能的连接方式工作；同一时间段内，多功能流水线中的各段可以按照不同的方式连接同时执行多种功能。
3.什么是单功能流水线？什么是多功能流水线？（知识点：单功能流水线、多功能流水线）答：只能完成一种固定功能的流水线。
流水线的各段可以进行不同的连接，以实现不同的功能。
4.什么是线性流水线？什么是非线性流水线？（知识点：线性流水线、非线性流水线）答：流水线的各段串行连接，没有反馈回路。
流水线中除了有串行的连接外，还有反馈回路。
5.列举3种相关。
（知识点：相关）答：数据相关，名相关，控制相关。
6.流水线中有哪三种冲突？各是什么原因造成的？（知识点：流水线冲突）答：结构冲突，硬件资源满足不了指令重叠执行的要求；数据冲突，指令在流水线中重叠执行时需要用到前面指令的执行结果；控制冲突，流水线遇到分支指令和其他会改变PC值的指令。
7.选择至少2种解决流水线结构冲突的方法简述。
计算机体系结构精选ppt
• 于是，计算机又被看成是由主机和外设两 大部分组成。但无论怎样划分，计算机的5大 部件始终是相对独立的子系统，缺一不可。
3.1.2 计算机硬件的典型结构
• 计算机系统的硬件结构包括各种形式的总线结构和通 道结构，它们是各种大、中、小、微型计算机的典型 结构体系。
第三章 计算机体系结构
• 硬件和软件是学习计算机知识经常遇到的术语。 硬件是指计算机系统中实际设备的总称。它可
以是电子的、电的、磁的、机械的、光的元件
或设备，或由它们组成的计算机部件或整个计 算机硬件系统。
• 计算机系统包括大型机、中小型机以及微机等 多种结构形式，其硬件主要包括: 运算器、控 制器、存储器、输入设备和输出设备等部件。
息的通路叫输入/输出总线(I／O总线)，各种I/O设备通过
I/O接口连接在I/O总线上。
这种结构的优点是控
制线路简单，对I/O
总线的传输速率相对
地可降低一些要求。
缺点是I/O设备与主
存储器之间交换信息
一律要经过CPU，将
耗费CPU大量时间，
降低了CPU的工作效
率。
3．小型机的总线型结构
（3）以存储器为中心的双总线结构
备之间均可以通过系统总线交换信息。
备与主存储器交换信息时，
CPU还可以继续处理默认的不
需要访问主存储器或I/O设备
的工作。缺点是同一时刻只允
许连接到单总线上的某一对设
备之间相互传递信息，限制了
信息传送的吞吐量(或称速率)。
此外，单总线控制逻辑比专用
的存储总线控制逻辑更为复杂，
第三章 计算机硬件体系结构
往存储单元放新数据原数据被覆盖 存储体结构图示意
教学进度
3.2 微型计算机主机结构
计算机科学与工程系
3. Cache(高速缓存 ) Cache是一种高速缓冲存储器，是为了解决CPU 与主存之间速度不匹配而采用的一种重要技术。其 中片内Cache是集成在CPU芯片中，片外Cache是安 插在主板上。高速缓冲存储器的存取速度比主存要 快一个数量级，大体与CPU的处理速度相当。
教学进度
3.2 微型计算机主机结构
计算机科学与工程系
教学进度
存储位
计算机科学与工程系
0000H
0001H
0002H
存储单元 （字节）
存储单元特点：
存储单元地址 地址与存储单元是一一对应的
存储体
512 MB
一个数据存放在一个或多个字节中
FFFFH
2 CPU通过单元地址访问存储单元中的数据 GB
8250串行通信控制 器 8255 并行接口
扩 展 总 线 缓 冲
PC总线
教学进度
3.2 微型计算机主机结构
Pentium II处理器 CPU总线 82443BX
计算机科学与工程系
486微机后到Pentium II期间，主板一般采用南北桥芯片结构主板。
Pentium II 处理器
图形设备
2×AGP
教学进度
3.2 微型计算机主机结构
计算机科学与工程系
6. 存储器的层次结构 既要速度快，又要求容量大，同时价格又要求 合理，在目前技术条件下这三项指标很难用单一种 类的存储器来实现。折衷的方法是采用层次结构。
教学进度
3.2 微型计算机主机结构
计算机科学与工程系
第三章 微型计算机系统
只读存储器（Read Only Memory ）简称ROM， 一般不能写入，即机器掉电，这些数据 也不会丢失。用于存放重复使用固定不 变的程序，典型的如ROM BIOS，用于存 放计算机启动所需指令。 另外，PROM为一次可编程ROM，EPRO M为可擦除可编程ROM。新型的FROM 为电可擦除可编程ROM。
声卡
投影机
实物投影机
外存储器
功能和特点：
外存储器用来存放需要永久保存的或相 对来说暂时不用的各种数据和程序。外存储 器不能被CPU直接访问，必须通过专门设备将 存储在外存中的信息先调入内存中才能为CPU 所利用。外存存取速度慢，但存储容量大， 价格低廉，而且大部分可以移动，便于不同 计算机之间进行信息交流。
内存一般采用半导体存储单元，包括随即
存取存储器（RAM）、只读存储器（ROM ）和闪存和CMOS。
常见的几种内存条
随机存取存储器（Random Access Memory）简称RA M，信息既可以读取，也可以写入，当机器电源 关闭时，存于其中的数据就会丢失。负责临时存 放CPU处理的数据和处理这些数据的程序。 RAM可以分为动态RAM（DRAM）和静态RAM （SRAM），两者区别在于DRAM采用电容上的 电荷有无来表示1和0，所以需要定期刷新，而S RAM采用触发器的开关表示1和0，无需刷新， 速度比DRAM快。
常用输出设备：
微型计算机中常用的输出设备有显示器、 打印机、绘图仪、投影机等。
显示器
显示器由监视器和显示控制适配器（显示 卡）组成。显示器可以分为单色显示器和彩色 显示器两种。有CRT显示器和液晶显示器主要 性能指标为分辨率。目前常用显示器分辩率为 800 × 600、1024 × 768等。
第三章_计算机网络体系结构要点
源进程传送消息到目 标进程的过程： 消息送到源系统的 最高层； 从最高层开始，自 上而下逐层封装； 经物理线路传输到 目标系统； 目标系统将收到的 信息自下而上逐层 处理并拆封； 由最高层将消息提 交给目标进程。
源进程 消息
逻辑通信
目标进程 消息
N+1 N N-1
Pn+1
Pn Pn-1
第三章 计算机网络体系结构
本章学习要点：
网络体系结构与协议的概念
OSI参考模型
TCP/IP参考模型 OSI与TCP/IP两种模型的比较
3.1 网络体系结构与协议的概念
3.1.1 什么是网络体系结构
计算机网络体系结构是指整个网络系统的 逻辑组成和功能分配，它定义和描述了一 组用于计算机及其通信设施之间互连的标 准和规范的集合。 也就是说：为了完成计算机间的通信合作， 把计算机互连的功能划分成有明确定义的 层次，规定了同层次实体通信的协议及相 邻层之间的接口服务。网络体系结构就是 这些同层次实体通信的协议及相邻层接口 的统称，即层和协议的集合。
3.1.2 什么是网络协议 从最根本的角度上讲，协议就是规则。 网络协议，就是为进行网络中的数据交 换而建立的规则、标准或约定。连网的 计算机以及网络设备之间要进行数据与 控制信息的成功传递就必须共同遵守网 络协议。
网络协议主要由以下三要素组成： 语法 语法是以二进制形式表示的命令和相应的结 构，确定协议元素的格式（规定数据与控制 信息的结构和格式）如何讲 语义 语义是由发出请求、完成的动作和返回的响 应组成的集合，确定协议元素的类型，即规 定通信双方要发出何种控制信息、完成何种 动作以及做出何种应答 。讲什么 交换规则 交换规则规定事件实现顺序的详细说明，即 确定通信状态的变化和过程， 。应答关系
计算机系统结构-第三章(习题解答)
计算机系统结构-第三章(习题解答)1. 什么是存储系统？对于一个由两个存储器M 1和M 2构成的存储系统，假设M1的命中率为h ，两个存储器的存储容量分别为s 1和s 2，存取时间分别为t 1和t 2，每千字节的成本分别为c 1和c 2。
⑴ 在什么条件下，整个存储系统的每千字节平均成本会接近于c 2？ ⑵ 该存储系统的等效存取时间t a 是多少？⑶ 假设两层存储器的速度比r=t 2/t 1，并令e=t 1/t a 为存储系统的访问效率。
试以r 和命中率h 来表示访问效率e 。
⑷ 如果r=100，为使访问效率e>0.95，要求命中率h 是多少？⑸ 对于⑷中的命中率实际上很难达到，假设实际的命中率只能达到0.96。
现在采用一种缓冲技术来解决这个问题。
当访问M 1不命中时，把包括被访问数据在内的一个数据块都从M 2取到M 1中，并假设被取到M 1中的每个数据平均可以被重复访问5次。
请设计缓冲深度（即每次从M 2取到M 1中的数据块的大小）。
答：⑴ 整个存储系统的每千字节平均成本为：12s 1s 2c 2s 1s 1c 2s 1s 2s 2c 1s 1c c ++⨯=+⨯+⨯=不难看出：当s1/s2非常小的时候，上式的值约等于c2。
即：s2>>s1时，整个存储器系统的每千字节平均成本会接近于c2。
⑵ 存储系统的等效存取时间t a 为：2t )h 1(1t h t a ⨯-+⨯=⑶r)h 1(h 1t )h 1(t h t t t e 211a 1⨯-+=⨯-+⨯==⑷ 将数值代入上式可以算得：h>99.95% ⑸通过缓冲的方法，我们需要将命中率从0.96提高到0.9995。
假设对存储器的访问次数为5，缓冲块的大小为m 。
那么，不命中率减小到原来的1/5m ，列出等式有：m596.0119995.0--= 解这个方程得：m=16，即要达到⑷中的访问效率，缓冲的深度应该至少是16（个数据单位）。
计算机组成原理——第三章系统总线
计算机组成原理——第三章系统总线3.1 总线的基本概念1. 为什么要⽤总线计算机系统五⼤部件之间的互连⽅式有两种：分散连接——各部件之间使⽤单独的连线总线连接——各部件连到⼀组公共信息传输线上早期的计算机⼤多采⽤分散连接⽅式，内部连线⼗分复杂，尤其当I/O与存储器交换信息时都需要经过运算器，使运算器停⽌运算，严重影响CPU的⼯作效率。
2. 什么是总线总线是连接各个部件的信息传输线，是各个部件共享的传输介质3. 总线上的信息传送串⾏并⾏3.2 总线的分类1. ⽚内总线芯⽚内部的总线CPU芯⽚内部寄存器之间寄存器与算逻单元ALU之间2. 系统总线计算机各部件（CPU、主存、I/O设备）之间的信息传输线按系统总线传输信息不同分为：数据总线——传输各功能部件之间的数据信息双向与机器字长、存储字长有关数据总线宽度——数据总线的位数地址总线——⽤来指出数据总线上的源数据或⽬的数据在主存单元的地址或I/O设备的地址单向（由CPU输出）与存储地址、I/O地址有关地址线位数(2n)与存储单元的个数(n)有关控制总线——⽤来发出各种控制信号的传输线出——中断请求、总线请求⼊——存储器读/写、总线允许、中断确认常见控制信号：时钟：⽤来同步各种操作复位：初始化所有部件总线请求：表⽰某部件需获得总线使⽤权总线允许：表⽰需要获得总线使⽤权的部件已获得了控制权中断请求：表⽰某部件提出中断申请中断响应：表⽰中断请求已被接收存储器写：将数据总线上的数据写⾄存储器的指定地址单元内存储器读：将指定存储单元中的数据读到数据总线上I/O读：从指定的I/O端⼝将数据读到数据总线上I/O写：将数据总线上的数据输出到指定的I/O端⼝内传输响应：表⽰数据已被接收，或已将数据送⾄数据总线上3. 通信总线⽤于计算机系统之间或计算机系统与其它系统（控制仪器、移动通信等）之间的通信通信⽅式：串⾏通信数据在单条1位宽的传输线上，⼀位⼀位地按顺序分时传送。
计算机系统结构第3章习题处理
作业： 1. 专用总线 数据宽度 中断分类 中断分级 中断响应次序 5. 6. 9. 10.
数据宽度 中断处理次序 通道极限流量
fmax.byte≥ fbyte
而在字节多路通道上，设备对通道要求的流量应是 所挂全部设备的速率之和。如果字节多路通道上所 挂设备台数为m，设备的速率fi实际就是设备发出字 节传送请求的间隔时间的倒数，m台相同速率的设备 其速率之和为mfi，这样，为不丢失信息，就应该满 足： 1/(Ts+Td) ≥ mfi 于是可求得在字节多路通道上所挂接的设备台数m应 满足： m≤1/(Ts+Td)·i f
根据题目所给出的各台设备每发一个字节数据传 送请求的间隔时间，可得各台设备的速率如下：
设备
A
B
C
D
E
F
设备速率fi(B/µ 1/0.2 1/0.25 1/0.5 1/0.19 1/0.4 1/0.21 s)
这样，能满足上述fi不等式要求的，只能是挂B、 C、E、F这4台设备，A和D因为超过了fmax.select ， 所以不能挂。
(2)
中断请求 2 1 3 4 用户程序 1
中断处理程序 2 3 4
t
2.如果通道在数据传送期中选择设备需要9.8µ s，传 送一个字节需要0.2µ s，某低速设备每隔500µ s发 出一个字节数据传送请求，问至多可以接几台这 种低速设备？对于如下A至F这6种设备，一次通 信传送的字节数不少于1024个字节，问哪些可以 挂在此通道上？哪些不能？其中A至F设备每发一 个字节数据传送请求的时间间隔分别为：
了。这就是说，选择通道在宏观上要不丢失设备的 信息，就要限制在通道上所挂设备的速率不能超过 一个限值。 【解答】在字节多路通道方式工作时，限指所挂设 备的台数应为： m≤1/(Ts+Td)·i ＝500µ f s/(9.8+0.2)µ s=50台 在选择通道方式工作时，通道的极限流量为： fmax.select =1/(Ts /n+Td)≥1B/(9.8µs/n+0.2µs) 其中，n≥1024个字节。所以，限制通道上所挂的 设备速率fi ≤1/(9.8/n+0.2)B/µs才行。
3章 加速比
m
平均并行性 A
t
t1
t2
图 3-1 并行性分布图
5．处理机数与时间积 处理机数目 P 与处理时间 Tp 的乘积用以度量这些处理机运行时的工作量 W。 若一程序在P 台处理机上运行的时间为 Tp，则此 P 台处理机在 Tp 时间间隔内完成的工
作最大数量为 Tp * P。（在 Tp 时间内处理机数是可变的，但不会超过 P。） 6．平均并行性 A 完成的工作量总量 W 与所用时间之比。
W=ΔwΣPi*ti i=1~m
m：最大并行性
第三章-1
高等计算机系统结构
Δw：单台处理机的处理能力
Pi：并行度 ti：DOP=Pi 的时间总和
A=W/Σti
7．效率 处理机实际工作曲线对时间的积分是这些处理机完成的有效工作量。 效率为有效工作量与最大工作量之比。
3.1.2 加速比
1．加速比
在单机方式中，流水线方式相对于非流水线顺序串行方式速度提高的比值称加速比（Sp）。
fefpsqr10wpwswpwpwswswpwswpwpwswswpwswpwssnsnen任务的时间采用改进措施后执行某行某任务的时间没有采用改进措施前执性能没有采用改进措施前的采用改进措施后的性能加速比sefefe高等计算机系统结构第三章4fefp3固定问题规模的图形表示amdahl定律又称为固定规模加速比模型问题的规模不随处理机变化而变化
第三章-3
高等计算机系统结构
操作的速度加快到 10 倍。另一种方法是使所有浮点数据指令的速度加快，使 FP 指令的速度 加快到 2 倍，还假设 FP 指令占整个执行时间的 50%。请比较这两种设计方案。
解：Fe_FPSQR = 0.2，Se_FPSQR = 10， Fe_FP = 0.5，Se_FP = 2，
计算机体系结构第三章答案
第三章答案三、流水线技术（80空）1、对阶尾数相加2、求阶差规格化3、时间流水线的各段4、尽量相等流水线的瓶颈5、通过时间大量重复的时序输入端能连续地提供任务6、静态动态7、部件级处理机级8、标量流水处理机向量流水处理机9、线性流水线非线性流水线10、执行/有效地址计算周期存储器访问/分支完成周期11、译码读寄存器12、ALUoutput←A op B ALUoutput←NPC + Imm13、分支 STORE指令14、ALU指令 LOAD指令15、单周期多周期16、重复设置指令执行功能部件流水17、吞吐率等功能非流水线18、通过时间排空时间19、流水线寄存器的延迟时钟扭曲20、数据相关控制相关21、结构相关数据相关22、结构数据23、硬件开销功能单元的延迟24、写后读读后写写后读25、写后读读后写26、PC值改变为分支转移的目标地址 PC值保持正常（等于当前值加4）27、目标地址分支转移条件不成立28、8 存储器29、多功能线性 830、水平处理方式垂直处理方式31、纵向处理方式纵横处理方式32、存储器向量寄存器33、访问存储器的次数对存储器带宽的要求34、每秒执行多少指令（MIPS）每秒取得多少个浮点运算结果（MFLOPS）35、512 836、链接技术向量循环或分段开采技术37、源向量结果向量38、向量功能部件标量寄存器向量寄存器块39、向量寄存器向量功能部件3.1 流水线的基本概念1、流水线：将一个重复的时序过程，分解为若干个子过程，而每一个子过程都可有效地在其专用功能段上与其他子过程同时执行。
2、单功能流水线：只能完成一种固定功能的流水线。
3、多功能流水线：流水线的各段可以进行不同的连接，从而使流水线在不同的时间，或者在同一时间完成不同的功能。
4、静态流水线：同一时间内，流水线的各段只能按同一种功能的连接方式工作。
5、动态流水线：同一时间内，当某些段正在实现某种运算时，另一些段却在实现另一种运算。
计算机系统结构第三章自考练习题答案
第三章总线、中断与输入输出系统历年真题精选1. 通道程序执行结束后引发的中断是（ B ）。
A. 外中断B. I/O中断C. 程序性中断D. 机械校验中断2．磁盘外部设备适合于连接到（ B ）。
A. 字节多路通道B. 数组多路通道或选择通道C. 选择通道或字节多路通道D. 数组多路通道或字节多路通道3. 总线控制机构为解决N个部件利用总线时优先顺序的裁决，集中式按时查询，需外加控制线线数为（ D ）。
N]A．3 B. N+2 C. 2N+1 D. 2+[log24. 虽然中断响应顺序由硬件排队器固定好，但中断实际处置完的顺序是可以通过（系统软件）修改各中断级处置程序的（中断屏蔽）位，而动态改变。
5. 在知足通道设计流量不低于设备工作时的最大流量时，为使微观上不丢失设备信息，可以加设（数据缓冲器）或动态提高响应的（优先级）来弥补。
6. 总线控制方式有哪三种？各需要增加几根用于总线控制的控制线？并说明每种方式优先级的灵活性。
（P64-65）7.（（1）20,20,25,40,40,100 us （2）200 B/ms （3）5 us ）8.（1）1-3-4-2同步强化练习一、填空题。
1. 中断响应就是允许其中断CPU（现行程序）运行，转去对该请求进行预处置，包括保留（断点及其现场），调出有关处置该中断服务程序，准备运行。
2. 中断系统软硬件功能分派实质是中断（响应）硬件和中断（处置平衡）软件的功能分派。
3. 数组多路通道适用于连接多台（高）速设备，其通道“数据宽度”为（定长块）。
4. 输入输出系统包括输入输出设备、（设备控制器）及输入输出操作有关的（软硬件）。
5. 总线控制机构集中在一处的称（集中）式控制，分散在各部件的称（散布）式控制。
6. 多数低性能单用户计算机的输入输出由（程序员）安排，I/O系统设计主要解决CPU、主存和I/O设备在（速度）上的庞大不同。
7. 信息在总线上的双向传输有（半）双向和（全）双向两种。
计算机组成原理_第三章
第三章 存储器及存储系统3.1 存储器概述3.1.1存储器分类半导体存储器 集成度高 体积小 价格便宜 易维护 速度快 容量大 体积大 速度慢 比半导体容量大 数据不易丢失按照 存储 介质 分类磁表面存储器激光存储器随机存储器 主要为高速缓冲存储器和主存储器 存取时间与存储元的物理位置无关 (RAM)按照 存取 方式 分类串行访问存 储器 SAS 只读存储器 (ROM)存取时间与存储元的物理位置有关 顺序存取器 磁带 直接存储器 磁盘 只能读 不能写 掩模ROM: 生产厂家写可编程ROM(PROM): 用户自己写 可擦除可编程ROM EPROM :易失性半导体读/写存储器按照 可保 存性 分类存储器非易失性 存储器包括磁性材料半导体ROM半导体EEPROM主存储器按照 作用 分类辅助存储器缓冲存储器 控制存储器3.1.23级结构存储器的分级结构Cache 高速缓冲 存储器 主 存 主机 外 存1 高速缓 冲存储器 2 主存 3 外存CPU 寄 存 器3.2主存储器3.2.1 主存储器的技术指标1 存储容量 字存储单元 字节存储单元 2 存取时间 字地址 字节地址访问 写操作/读操作从存储器接收到访问命令后到从存 储器读出/写 入所需的时间 用TA表示 取决于介质的物理特性 和访问类型 3 存取周期 完成一次完整的存取所需要的时间用TM表示 TM > TA, 控制线路的稳定需要时间 有时还需要重写3.2.2 主存储器的基本结构地 址 译 码 器地址 CPUn位2n位存储体 主存 m位 数据寄存器 m位 CPUR/W CPU 控制线路3.2.3 主存储器的基本操作地址总线k位MAR数据总线n位主存容量 2K字 字长n位MDRCPUread write MAC 控制总线主存3.3半导体存储芯片工 艺速度很快 功耗大 容量小 PMOS 功耗小 容量大 电路结构 NMOS 静态MOS除外 MOS型 CMOS 静态MOS 工作方式 动态MOS 静态存储器SRAM 双极型 静态MOS型 双极型依靠双稳态电路内部交叉反馈的机制存储信息TTL型 ECL型存储 信息 原理动态存储器DRAM 动态MOS型功耗较小,容量大,速度较快,作主存3.3.1 静态MOS存储单元与存储芯片1.六管单元 1 组成T1 T2 工作管 T2 T4 负载管 T5 T6 T7 T8 控制管 XY字线 选择存储单元 T7 WY地址译码线 X地址 译码线Vcc T3 T4 A T1 T2 T8 W B T6T5WW 位线完成读/写操作2 定义 “0” T1导通 T2截止“1” T1截止 T2导通X地址 译码线Vcc T3 T4 A T1 T7 T2 T8Y地址译码线3 工作 XY 加高电平 T5 T6 T7 T8 导通 选中该 单元T5T6 BWW写入 在W W上分别读出 根据W W上有 加高 低电平 写1/0 无电流 读1/04保持XY 加低电平 只要电源正常 保证向导通管提供电流 便能维 持一管导通 另一管截止的状态不变 称静态2.静态MOS存储器的组成1 存储体 2 地址译码器 3 驱动器 4 片选/读写控制电路存储器外部信号引线D0 A0传送存储单元内容 根数与单元数据位数相同 9地址线 选择芯片内部一个存储单元 根数由存储器容量决定7数据线CS片选线 选择存储器芯片 当CS信号无效 其他信号线不起作用 R/W(OE/WE)读写允许线 打开数据通道 决定数据的传送方向和传 送时刻例.SRAM芯片2114 1K 4位Vcc A7 A8 A9 D0 D1 D2 D3 WE1外特性18 12114 1K 410 9地址端 数据端A9 A0 入 D3 D0 入/出 片选CS = 0 选中芯片 控制端 = 1 未选中芯片 写使能WE = 0 写 = 1 读 电源 地线A6 A5 A4 A3 A0 A1 A2 CS GND2内部寻址逻辑寻址空间1K 存储矩阵分为4个位平面 每面1K 1位 每面矩阵排成64行 16列 64 16 64 16 6 行 位 行 译 X0 地 1K 1K 码址 X63 X63 Y0 Y1564 161K64 161K列译码 4位列地址两 级 译 码一级 地址译码 选择字线 位线 二级 一根字线和一组位线交叉 选 择一位单元W W W WXi读/写线路 Yi存储器内部为双向地址译码 以节省内部 引线和驱动器 如 1K容量存储器 有10根地址线 单向译码需要1024根译码输出线和驱动器双向译码 X Y方向各为32根译码输出线和 驱动器 总共需要64根译码线和64个驱动器3.3.2 动态MOS存储单元与存储芯片1.四管单元 1 组成T1 T2 记忆管 C1 C2 柵极电容 T3 T4 控制门管W T3 T1C1 C2W A B T2 T4字线 W W 位线 Z 2 定义 “0” T1导通 T2截止 C1有电荷 C2无电荷 “1” T1截止 T2导通 C1无电荷 C2有电荷 3 工作 Z 加高电平 T3 T4导通 选中该单元Z写入 在W W上分别加高 低电平 写1/0 读出 W W先预 充电至高电平 断开充电回路 再根据W W上有 无电流 读1/0 W T3 T1C1 C2T4 T2W4保持Z 加低电平 需定期向电容补充电荷 动态刷新 称动态 四管单元是非破坏性读出 读出过程即实现刷新Z2.单管单元 C 记忆单元 T 控制门管 1 组成Z 字线 W 位线 W T Z C2定义“0” C无电荷 电平V0 低 “1” C有电荷 电平V1 高3工作写入 Z加高电平 T导通 读出 W先预充电 断开充电回路 Z加高电平 T导通 根据W线电位的变化 读1/0 4 保持 Z 加低电平 单管单元是破坏性读出 读出后需重写3.存储芯片例.DRAM芯片2164 64K 1位 外特性GND CAS Do A6 16 1 A3 A4 A5 A7 9 82164 64K 1空闲/刷新 Di WE RAS A0 A2 A1 VccA7—A0 入 分时复用 提供16位地址 数据端 Di 入 Do 出 = 0 写 写使能WE 高8位地址 = 1 读 控制端 行地址选通RAS =0时A7—A0为行地址 片选 列地址选通CAS =0时A7—A0为列地址 电源 地线 低8位地址 1脚未用 或在新型号中用于片内自动刷新 地址端动态存储器的刷新1.刷新定义和原因 定期向电容补充电荷 刷新动态存储器依靠电容电荷存储信息 平时无电源 供电 时间一长电容电荷会泄放 需定期向电容 补充电荷 以保持信息不变 注意刷新与重写的区别 破坏性读出后重写 以恢复原来的信息 非破坏性读出的动态M 需补充电荷以保持原来的 信息2.最大刷新间隔 2ms 3.刷新方法各动态芯片可同时刷新 片内按行刷新 刷新一行所用的时间 刷新周期 存取周期4.刷新周期的安排方式 1 集中刷新 2ms内集中安排所有刷新周期R/W R/W50ns刷新 刷新 2ms 死区用在实时要 求不高的场 合2分散刷新用在低速系 统中各刷新周期分散安排在存取周期中 R/W 刷新 R/W 刷新100ns3异步刷新 各刷新周期分散安排在2ms内 每隔一段时间刷新一行每隔15.6微秒提一次刷新请求 刷新一行 2毫秒内刷新完所有 15.6 微秒 行例. 2ms 128行R/W R/W 刷新 R/W R/W 刷新 R/W 15.6 微秒 15.6 微秒 15.6 微秒 刷新请求 刷新请求 DMA请求 DMA请求用在大多数计算机中3.3 只读存储器1掩模式只读存储器 MROM采用MOS管的1024 8位的结构图 UDDA0 A1 A90 地 址 译 1 码 驱 动 1023 器读出放大器读出放大器cs D7D0D12可编程读存储器 PROM用户可进行一次编程 存储单元电路由熔丝 相连 当加入写脉冲 某些存储单元熔丝熔 断 信息永久写入 不可再次改写3.EPROM 可擦除PROM用户可以多次编程 编程加写脉冲后 某些存 储单元的PN结表面形成浮动栅 阻挡通路 实 现信息写入 用紫外线照射可驱散浮动栅 原 有信息全部擦除 便可再次改写4.EEPROM 可电擦除PROM 既可全片擦除也可字节擦除 可在线擦除信息 又能失电保存信息 具备RAM ROM的优点 但写 入时间较长 .NOVRAM 不挥发随机存取存储器 实时性好 可以组成固态大容量存储装置 Flash Memor 闪存 集成度和价格接近EPROM,按块进行擦除 比普 通硬盘快的多3.4 主存储器组织存储器与微型机三总线的连接 1 数据线D0 2 地址线A0 3.片选线CS 连接地址总线高位ABN+1 4 读写线OE WE(R/W) 连接读写控制线RD WR微型机n nDB0 AB0Nn连接数据总线DB0ND0 A0 CSnNN连接地址总线低位AB0ABN+1 R/ WR/ W 存储器1存储器芯片的扩充用多片存储器芯片组成微型计算机系统所要求的存储器系统 要求扩充后的存储器系统引出线符合微型计算机 机的总线结构要求 一.扩充存储器位数 例1用2K 1位存储器芯片组成 2K 8位存储器系统 例2用2K 8位存储器芯片组成2K 16位存储器系统例1用2K 1位存储器芯片组成 2K 8位存储器系统当地址片选和读写信号有效 可并行存取8位信息例2用2K 8位存储器芯片组成2K 16位存储器系统D0D8715D0 R/W CE A0107R/W CE A010D0 R/W CE A0107地址片选和读写引线并联后引出 数据线并列引出二.扩充存储器容量字扩展法例用1K 4位存储器芯片组成4K 8位存储器系统存储器与单片机的连接存储器与微型机三总线 的一般连接方法和存储器 读写时序 1.数据总线与地址总线 为两组独立总线AB0 DB0NDB0 AB0n ND0 A0 CSn NABN+1 R/ W 微型机 地址输出 数据有效采 样 数 据R/ W 存储器nR/W2.微型机复用总线结构 数据与地址分时共用一 组总线AD0nD0Di Qi G 地址 锁存器nA0nALE R/W 单片机R/W 存储器ALE锁 存地 址 数据 有效 采 样 数 据 地址 输出 存锁 址地AD0n地址 输出数据 有效 采 样数 据R/W半导体存储器逻辑设计需解决 芯片的选用 地址分配与片选逻辑 信号线的连接例1.用2114 1K 4 SRAM芯片组成容量为4K 8的存储 器 地址总线A15 A0 低 ,双向数据总线D7 D0 低 ,读/写信号线R/W 1.计算芯片数 1 先扩展位数 再扩展单元数 2片1K 4 1K 8 8片 4组1K 8 4K 82 先扩展单元数 再扩展位数4片1K 4 4K 4 4K 8 2组4K 4 2.地址分配与片选逻辑存储器寻址逻辑8片芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑 由哪几位地址形成芯 片选择逻辑 以便寻 找芯片为芯片分配哪几位地址 以便寻找片内的存储单元 存储空间分配4KB存储器在16位地址空间 64KB 中占据 任意连续区间芯片地址 任意值 片选 A15…A12A11A10A9……A0 0 0 0 …… 0 0 0 1 …… 1 0 1 0 …… 0 0 1 1 …… 1 1 0 0 …… 0 1 0 1 …… 1 1 1 0 …… 0 1 1 1 …… 164KB1K 1K 1K 1K 4 4 4 4 1K 1K 1K 1K 4 4 4 44KB需12位地址 寻址 A11— A0低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 1K A9 A0 CS0 A11A10 A11A10 1K A9 A0 CS1 A11A10 1K A9 A0 CS2 1K A9 A0 CS3 A11A103.连接方式1 扩展位数 2 扩展单元数 4 形成片选逻辑电路D7~D4 D3~D0 4 4 4 1K 4 4 R/W 1K 4 4 4 1K 4 4 4 1K 4 43 连接控制线1K 4 A9~A0 CS0 10 CS11K 4 10 CS21K 4 10 CS31K 4 10A11A10A11A10A11A10A11A10例2.某半导体存储器 按字节编址 其中 0000H 07FFH为ROM区 选用EPROM芯片 2KB/片 0800H 13FFH为RAM区 选用RAM芯片 2KB/片和1KB/片 地址总线A1 A0 低 给出地址分配和片选逻辑1.计算容量和芯片数ROM区 2KBRAM区 3KB2.地址分配与片选逻辑 存储空间分配 先安排大容量芯片 放地址低端 再安排小容量芯片便于拟定片选逻辑64KBA15A14A13A12A11A10A9…A00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 0 …… 0 …… 1 …… 0 …… 1 0 … 0 1 … 12K 2K 1KROM 5KB 需13 位地 RAM 址寻 址低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 2K A10 A0 CS0 A12A11 2K A10 A0 CS1 A12A11 1K A9 A0 CS2 A12A11 A10 A15A14A13为全03.4.2 高速缓冲存储器。
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2015年3月26日3时5分
第三章 总线中断与输入输出系统
8
一、中断系统 3 中断嵌套的原则
中断嵌套指的是新的中断请求中断了CPU正在执行的中
断处理程序。
中断嵌套的原则：正在执行的中断处理程序，应当屏蔽
与之同级或比之低级的中断请求。
用户程序的级别最低，任何中断请求都能中断用户程序
的运行；
中断处理程序结束后，启用“从哪里来回那里去”机制。
第三章 总线中断与输入输出系统
14
一、中断系统
6 中断系统应用题 1）机器有五级中断，中断响应次序为1-2-3-4-5，现要求中断 处理次序为2-3-1-5-4 。 ①设计各级中断处理程序的中断级屏蔽位，令“0”表示开放， “1”表示屏蔽；
②若在运行用户程序时，同时发生1、3级中断请求，而在1级 中断服务尚未完成时，又发生2、3、4、5级中断，请画出处理 机执行程序的全过程示意图。
2015年3月26日3时5分
第三章 总线中断与输入输出系统
4
本章的重点和难点
本章的重点是： 如何按中断处理优先次序的要求，设置各中断处理程序中 中断级屏蔽位的状态，正确画出中断处理过程的示意图；
通道的流量设计； 画出字节多路通道响应和处理完各外部设备请求的时空图。 本章的难点是： 无
2015年3月26日3时5分
2015年3月26日3时5分
第三章 总线中断与输入输出系统
7
一、中断系统 2 中断的分类和分级 一般在安排中断类响应的优先级时，采用如下方式： 第1级：机器校验类中断； 第2级：程序性中断和管理程序调用类中断； 优先级最高
第3级：外部中断；
第4级：输入输出类中断； 第5级：重新启动中断。 优先级最低
2015年3月26日3时5分
第三章 总线中断与输入输出系统
9
一、中断系统 4 中断处理次序
为了能动态地调节中断处理程序实际执行完的次序，即中 断处理次序，在中断级请求源与中断响应排队器的入口端之间 又加设了一个中断级屏蔽位寄存器和相应的控制门电路硬件。
2 3 5
CPU
235
排队器
中断 屏蔽 位控 制器
第1级
第2 级 第3 级
程序级别 1级 2级 3级 4级 5级 0
1 1
0
0 0
0
1 0
0
1 0
0
1 0
第4级
第5 级
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1
1
0
0
11ຫໍສະໝຸດ 0010
17
第三章 总线中断与输入输出系统
一、中断系统
3）机器有五级中断，中断响应次序为1-2-3-4-5，现要求 中断处理次序为3-5-2-4-1 。 ①设计各级中断处理程序的中断级屏蔽位，令“1”表示开 放，“0”表示屏蔽； ②若在运行用户程序时，同时发生4、5级中断请求，而在 5级中断服务尚未完成时，又发生1、2、3级中断，请画出 处理机执行程序的全过程示意图。
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第三章 总线中断与输入输出系统
21
二、通道处理机
① 选中一台设备后，设备只传送1字节数据就释放总线； ② 各设备轮流传送； ③ 设备要传送n字节数据，需经n次申请使用通道总线； ④ t=n·p·(Ts+TD) ⑤ 适用于连接大量的低速设备；
⑥ 通道的数据宽度为单字节。
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1 0 0 1 0
1 2 3 4 5
中 断 源
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第三章 总线中断与输入输出系统
10
一、中断系统 4 中断处理次序
中断级屏蔽字寄存器中的每一个中断级屏蔽位可以控制让 相应等级的中断请求能否进入中断响应排队器去参加排队。只 要能进入中断响应排队器的中断请求，总是让其中级别相对高 的优先得到响应。
第三章 总线中断与输入输出系统
计算机系统结构
概
述
本章着重讲述
输入输出系统基本概念； 总线设计； 中断的分类与分级； 中断响应次序；
中断处理次序；
I／O系统中的通道处理机工作原理和流量设计；
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第三章 总线中断与输入输出系统
2
本章的基本要求 关于中断系统的基本要求
数组多路: fmax.block＝k/(Ts+kTD)=1／(Ts／K+TD)
选择: fmax.select＝n/(Ts+nTD)=1／(Ts／n+TD)
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第三章 总线中断与输入输出系统
28
二、通道处理机
如果通道上所挂 n 台设备都被启动，则设备对通道要求的实 际流量分别为：
235 2 3 5
CPU
排队器
中断 屏蔽 位控 制器
1 0 0 1 0
1 2 3 4 5
中 断 源
“0”表示屏蔽 “1”表示开放。
2015年3月26日3时5分 第三章 总线中断与输入输出系统 11
一、中断系统 4 中断处理次序
操作系统可以根据CPU正在执行的程序来修改中断级屏蔽 位的状况，来使中断处理(完)的次序符合我们所希望的次序。
中断的各种事件。
中断处理是通过具体执行中断服务程序来对中断源进行处
理的过程。
2015年3月26日3时5分 第三章 总线中断与输入输出系统 6
一、中断系统
2 中断的分类和分级
一般的高性能系统，系统的中断源个数可能多达数十甚 至数百个，为简化硬件的复杂度，宜将性质接近的中断源分 成类。 不同类的中断，就要根据中断类的性质、紧迫性、全局 性、重要性及软件处理的方便性等，再将它们分成不同的中 断响应优先级，让级别高的中断类能优先得到响应。
第三章 总线中断与输入输出系统
5
一、中断系统 1 基本概念
中断：CPU中止正在执行的程序，转去处理随机提出的请
求，处理完，在返回刚才的程序继续执行，这个过程叫中断。
中断系统：响应和处理各种中断的软硬件总体。 中断源：引起中断的各种事件。 中断请求：中断源向中断系统发出请求中断的申请。 中断响应：允许CPU 中止正在执行的程序，转去处理引起
设中断处理次序为：5 2 3 1 4
中断 屏蔽 位控 制器
1 0 0 1 0 1 2 3 4 5
CPU
235
排队器
2 3 5
中 断 源
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第三章 总线中断与输入输出系统
12
一、中断系统 中断系统的解题关键
两个次序 一个原则 一个锦囊
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第三章 总线中断与输入输出系统
领会为什么要将中断源分成不同的类和级； 领会设置中断级屏蔽位的作用； 掌握中断嵌套的基本原则。 熟练掌握按所要求的中断处理次序来设置各中断处理程序
中中断级屏蔽位的状态，并正确画出发生多种中断级请求时， CPU执行程序时的状态转移过程示意图。
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第三章 总线中断与输入输出系统
3
本章的基本要求
关于通道处理机的基本要求
了解采用通道处理机的目的。 掌握字节多路、数组多路和选择三类通道的工作原理； 了解三种通道各自的适用场合。 熟练掌握通道处理机和I／O系统的流量设计与分析。 掌握字节多路通道流量的计算和通道工作周期的设计，能
画出通道处理机响应和处理完各外设请求的时间空间示意图。
29
二、通道处理机
为使通道所挂外部设备在满负荷工作时仍不丢失信息，应 使设备要求通道的实际最大流量不能超过通道的极限流量， 即流量设计应满足的基本要求是： 字节多路：fbyte ≤fmax.byte
数组多路：fblock≤fmax.block
⑤ 适用于连接优先级高的高速设备； ⑥ 通道的数据宽度为n字节。
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第三章 总线中断与输入输出系统
26
二、通道处理机
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第三章 总线中断与输入输出系统
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二、通道处理机
3 通道的流量设计 通道流量是指通道在“通道数据传送”期间，单位时间里 传送的字节数。 极限流量：通道所能达到的最大流量。 字节多路：fmax.byte＝l／(Ts+TD)
I/O操作结束后，向 CPU发I/O中断请求
20
二、通道处理机
2、通道的分类及相应的数据宽度
在通道的数据传送期内，根据信息传送所采取的方式不同， 通道又可被分为字节多路、数组多路和选择3类。 设通道所连接的p台设备均已启动，且在数据传送期内，选 择使用当前通道总线来传送数据的设备所需要的时间为Ts，通 道传送一个字节数据所需要的时间为TD，则每台设备都要传送n 个字节数据时的工作时间示意图如下所示：
2015年3月26日3时5分 第三章 总线中断与输入输出系统 19
二、通道处理机
要求进行输入/ 输出的访管指令 响应I/O中断请求
目态 （运行目态程序）
CPU
管态（运行 I/O管理程序）
编制通 道程序 启动I/O指令
通道
运行存放在主存 中的通道程序
组织I/O 操作
时间轴
2015年3月26日3时5分 第三章 总线中断与输入输出系统
2015年3月26日3时5分
第三章 总线中断与输入输出系统
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二、通道处理机 1、通道处理机进行输入/输出的过程
在多用户应用环境下，应用程序要想进行一次输入/输出，可在目态程 序中安排要求进行输入/输出的访管指令，并带上所用之设备号、设备与主 存要交换的字节数、与主存交换信息的起始地址等参数。 CPU执行到访管指令时，按其提供的入口地址，将管理程序调出来执 行。此管理程序的任务是利用所带的参数来编制通道程序。 在通道程序编好且存入主存中某个通道缓冲区时，就置好相应的通道 地址字。当管理程序执行到“启动I/O”的管态指令时，发出启动命令。当 设备被成功启动之后，CPU就退出管态，返回目态去执行其它的用户程序。 此时，通道进入了“通道数据传送”期。 被启动的通道开始执行存放于通道缓冲区中的通道程序来具体组织I/O 操作，完成了通道程序后，又向CPU发出I/O中断请求。CPU在响应I/O中断 请求后，第二次进入管态，调出相应的管理程序，进行善后登记和处理后， 又重新返回目态。这样，一次输入/输出的过程中，CPU只需要二次进入管 态，使之减少了输入/输出对目态程序的干扰，也使CPU和外部设备及多台 设备之间可以并行地工作。