第七章时序逻辑电路(稀客大)电子教案

11
15
0 1 ↑ 1 × × × × 加法计数
1
10
0 1 1 ↑ × × × × 减法计数
9
CR CO
CPU BO
CPD
LD Q0
D0 D1
74192QQ21
D2 Q3
D3
12 13
3 2 6 7
0 1 1 1 ××××
保持
二、同步四位二进制加法计数器(74161)
异步清零 同步置数
9 2 1 7 10 3 4 5 6
Q0 Q0 F F0
Q
1 D ∧C1 R
Q1 Q1 F F1
Q
1 D ∧C1 R
Q2 Q2 F F2
Q 1 D ∧C1 R
Q3 Q3 F F3
Q 1 D ∧C1 R
清零 RD 0 1 1 1
1
1
D 0 CP
RD D1
D2
74LS175的功能表
时钟 CP × ↑ 1 0
输入
D0 D1 D2 D3
××××
按动作特点分为 同步计数 异步计数
按编码方式分为
二进制、 二---十进制、 其它非二进制
常见到集成计数器
TTL：7490（异步二—五—十进制加法计数器）， 74160（同步十进制计数器），74161（同步4位二进 制计数器），74190（同步十进制加/减计数器）， 74191（同步4位二进制加/减计数器），74192（同 步十进制加/减计数器－双时钟控制），74193（同步 4位二进制加/减计数器－双时钟控制）；
工作模式
异步清零 保持 右移
左移 并行置数
四、环形移位寄存器
环形移位寄存器的特点：
将串行输出端联接到串行输入端
∧
Q0Q 1 Q2Q 3
CP
S0
1
DSR
74194
S1
RD
D 0 D1 D2 D3 DSL
1
10 0 0
Q
0Q
1Q
Q 2
3
START 1 0 0 0
0100
0001
0010
例: 分析电路的功能
Q1n+1 =D1 = Q0n
Q2n+1 =D2 =Qn1
Q3n+1 =D3 = Qn2
FF0 Q0 FF1 Q1 FF2 Q2 FF3 Q3
D D0 D2 D1 D3 SI
1D
1D
1D
1D
＞ C1
Q0 ＞ C1
Q1 ＞ C1
＞ Q0 C1
DSO Q3
CP
FF0 FF1 FF2 FF3
0 00 0
Q0 ＞ C1
Q1
＞ C1
＞ Q0 C1
DSO Q3
DSI =11010000,从高位开始输入
12 34 56 78 CP
DSI 1 1 0 1 0 0 0 0 0
Q0
Q1
Q2
Q 3(D SO )
并行输出 DPO
串 行 输 出
经过47个CP脉冲作用后，从DSI端端串串行行输输入入的的数数码码就就可可以以 从QD0OQ端1 串Q2行Q3输并出行。输出。 串串入入串并出出
Cr DIR D0 D1 D2 D3DILGND 5V SB 清零
7.4 二进制计数器
计数器是数字系统中使用最广泛的时序电路之一。 计数：计时钟脉冲的个数。
应用：
对时钟脉冲计数，用于分频(亦称分频器)、定时，产生脉冲 序列及节拍脉冲，进行数字运算等。
分类：
按计数增减分为
加法计数 减法计数 可逆计数
9
1 0 0 1 0 0 0 0 0 0 00
…
1 0 1 0 × × × × × ×××
1 1 1 1 × × × × × ×××
(2) 画出卡诺图，求出D触发器的驱动方程
D3
00 01 11 10
00 0 0 0 0 01 0 0 1 0 11 x x x x 10 1 0 x x
D1
00 01 11 10
制加法计数器 （C与Q3占空比不同）
7.4.2 同步减法计数器
B 1
B=Q3Q2Q1Q0
7.5 8421BCD码十进制计数器
由T触发器构成的 同步十进制加法计
数器
C=Q0Q3
十进制加法计数器状态表与波形图
状态表
CP Q3 Q2 Q1 Q0
0 0 0 00 1 0 0 01 2 0 0 10 3 0 0 11 4 0 1 00 5 0 1 01 6 0 1 10 7 0 1 11 8 1 0 00 9 1 0 01 10 0 0 0 0
74194
1 2 3 4 5 6 78
RD DSR D0 D1 D2 D3 DSLGND
74194的功能表
∧
Q0Q 1Q2Q 3
CP
S0
74194 D SR
S1
RD
D 0 D 1 D2 D 3 DSL
清零 控 制 RD S1 S0 0 ×× 1 00 1 01 1 01 1 10 1 10 1 11
置位
S9(1) S9(2)
CP0
二进制84计21数码十进制计五5数进42器制1码计十数进器制计数器
Q0
Q1
Q2
Q3
＆
SQ
1J C1
FF0
1K Q R
1J Q
C1 FF1
1K
＆R Q
1J Q
C1 FF2
1K
＆R Q
＆ 1J Q
S C1
FF3
R 1K Q
CP1 R0(1) R0(2)
复 位＆
输入
清0
置9
出
Q0
Q1
Q2
FF0
DI
D0 1D Q
串行输入
C1
R
∧ ∧ ∧ ∧
FF1 D1 1D Q
C1 R
FF2 D2 1D Q
C1 R
FF3 D3 1D Q
C1 R
CP CR
Q3 串行输出
工作原理
（1）写出激励方程：
D0=DSI D1=Q0n D2=Qn1
（2）写出状态方程：
D3=Qn2
Q0n+1=DSI
DSL 和DSR分别是左移和右移串行输入。D0、D1、D2和D3是并行输 入端。
Q0和Q3分别是左移和右移时的串行输出端，Q0、Q1、Q2和Q3为并 行输出端。
∧
Q0Q1Q2Q3
CP
S0
74194 DSR
S1
RD D0D1 D2 D3 DSL
Vcc Q0 Q1 Q2 Q3 CP S1 S0
16 15 14 13 12 11 10 9
（2）左移寄存器
左移寄存器的结构特点：右边触发器的输出端接左邻触发器的输入端。
并
行
输
出
串行输出
Q0
Q1
Q2
∧ ∧ ∧ ∧
FF0 D0 1D Q
C1 R
FF1 D1 1D Q
C1 R
FF2 D2 1D Q
C1 R
FF3 D3 1D Q
C1 R
CP CR
2 ．双向移位寄存器
Q3
DI 串行输入
将右移寄存器和左移寄存器组合起来，并引入一控制端S便构成 既可左移又可右移的双向移位寄存器。
D触发器组成的双向移位寄存器：
其中，DSR为右移串行输入端，DSL为左移串行输入端。 当S=1时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作； 当S=0时，D0=Q1、D1=Q2、D2=Q3、D3=DSL，实现左移操作。
移位控制
S
1
S=1：右移
S=0：左移
DSR
1
串行输入
（右移）
Q0n+1=DSI Q1n+1 = Q0n Q2n+1 =Qn1 Q3n+1 =Qn2
1CP 后 1 2CP 后 1 3CP 后 0 4CP 后 1
10 0 0 1 10 0 0 11 0 1 01 1
1011 DSI CP
FF0 Q0 FF1 Q1 FF2 Q2 FF3 Q3
1D
1D
1D
1D
＞ C1
2
0 0 1 0 0 0 1 1 0 0 11
3
0 0 1 1 0 1 0 0 0 1 00
4
0 1 0 0 0 1 0 1 0 1 01
5
0 1 0 1 0 1 1 0 0 1 10
6
0 1 1 0 0 1 1 1 0 1 11
7
0 1 1 1 1 0 0 0 1 0 00
8
1 0 0 0 1 0 0 1 1 0 01
出 5421BCD码
不变
二进制计数 五进制计数 十进制计数
十进制计数 保持
用集成计数器的构成任意进制计数器
为降低成本，计数器的定型产品须有足够的批量，
故常见的定型产品有：十进制、十六进制（4位二 进制）、7位二进制、12位二进制、14位二进制 等。若需其它进制计数器，可在此基础上进行设计。
LD CP RD EP ET D0 D1 D2 D3
RCO 15
Q1 Q2 Q3 Q4
14 13 12 11
74161
注意正常计数时 各控制端状态
74161状态转换图与波形图
C=Q0•Q1•Q2• Q3•ET
用C作为下一级计数器的计数脉冲时，应为下降沿有效。 多片级连时，进位是脉冲沿的概念。
三、二—五—十进制异步加法计数器
第七章 常用时序逻辑功能器件
掌握集成移位寄存器和计数器 的功能及应用
7.1 寄存器
寄存器:是数字系统中用来存储代码或数据的逻辑部件。 它的主要组成部分是触发器。
一个触发器能存储1位二进制代码，存储 n 位二进 制代码的寄存器需要用 n 个触发器组成。寄存器实际 上是若干触发器的集合。
一、集成数码 寄存器74LS175
CP
CR DOL
串行输出 （左移）
∧ ∧ ∧ ∧
&
≥1
FF0
1D
C1 RQ
&
≥1
FF1
1D
C1 RQ
&
≥1
FF2
1D
C1 R
Q
1
&
≥1
FF3
1D
C1 R
Q
DSL 串行输入 （左移）
DOR 串行输出 （右移）
Q0 并
Q1 行
Q2 输
Q3 出
三、集成移位寄存器74194
74194为四位双向移位寄存器。
d0 d1 d2 d3
×××× ××××
输出 Q0 Q1 Q2 Q3
0000 d0 d1 d2 d3
保持 保持
D3
工作模式
异步清零 数码寄存 数据保持 数据保持
1．单向移位寄存器
（1）右移寄存器（D触发器组成的4位右移寄存器） 右移寄存器的结构特点：左边触发器的输出端接右邻触发器的输入端。
并
行
输
00 0 1 0 1 01 0 1 0 1 11 x x x x 10 0 0 x x
D2
00 01 11 10
00 0 0 1 0 01 1 1 0 1 11 x x x x 10 0 0 x x
D0
00 01 11 10
00 1 0 0 1 01 1 0 0 1 11 x x x x 10 1 0 x x
& 1
CP CR
R C1 1D
FF3
Q3
＞ ＞ ＞ ＞
& 1
R C1 1D FF2 Q2
& 1
R C1 1D FF1 Q1
R C1 1D FF0 Q0
(4) 画出完整的状态图，检查设计的计数器能否自启动。
Q3 Q2 Q1 Q0
0000 0001 0010 0011
1011 1010
1001
0100
输 串行输入
DSL DSR ×× ×× ×1 ×0 1× 0× ××
入 时钟 CP
× × ↑ ↑ ↑ ↑ ↑
并行输入
D0 D1 D2 D3 ×××× ×××× ×××× ×××× ×××× ×××× D0 D1 D2 D3
输出
Q0 Q1 Q2 Q3 0000
Q0n Q1n Q2n Q3n
1 Q0n Q1n Q2n 0 Q0n Q1n Q2n Q1n Q2n Q3n 1 Q1n Q2n Q3n 0 D0 D1 D2 D3
1101 1100
1000 0111 0110 0101
1111 1110
该电路能够自启动。
7.6 集成计数器
一、十进制同步可逆计数器(74192)
输入
输出
CR L D CPU CPD D3 D2 D1 D0 Q3 Q2 Q1 Q0
14
1 × × × × ××× 0 0 0 0
5
4
0 0 × × D3 D2 D1 D0 D3 D2 D1 D0
波形图
12345678
CP
Q0 Q1
Q2 Q3
9 10
例7.5.1 用D触发器设计一个8421码十进制同步加法计数器。
解：
计数
现态
次态
驱动信号
顺序
Q
n 3
Q
n 2
Q
n 1
Q
n 0
Q
n 3
+
1
Q
n 2
+
1
Q
n 1
+1
Q
n 0
+
1
D3
D2
D1
D0来自百度文库
0
0 0 0 0 0 0 0 1 0 0 01
1
0 0 0 1 0 0 1 0 0 0 10
使八个灯从左至右依次变亮,再从左至右 依次熄灭.右移 8 个 1，再右移 8 个 0。
….
1
5V
VCCQ0 Q1 Q2 Q3 CP S1 S0 74LS194（1）
5V
….
移位脉冲
0
VCCQ0 Q1 Q2 Q3 CP S0 S1 74LS194（2）
Cr DIR D0 D1 D2 D3DILGND 1
各触发器的驱动方程: D 3Q 3Q 0Q 2Q 1Q 0 D 2Q 2 Q 1Q 2 Q 0Q 2 Q 1 Q 0 D 1Q 1Q 0Q 3Q 1Q 0 D0 Q0
(3)画出逻辑电路图
D 3Q 3Q 0Q 2Q 1Q 0 D 2Q 2 Q 1Q 2 Q 0Q 2 Q 1 Q 0
D 1Q 1Q 0Q 3Q 1Q 0 D0 Q0
CMOS：40160、40161、40190、40191、40193 （功能同TTL对应型号），4510（可预置BCD加/减 计数器－单时钟），4518（双BCD同步加/减计数 器），40110（十进制加/减计数/锁存/七段译码/驱 动器）。
7.4.1 同步二进制加法计数器 T触发器构成的同步二进
R0（1）、R0（2） 11
R9（1）、R9（2）
0
×
×
0
0× ×0
1
1
0× ×0
0
×
×
0
时钟 CP1 CP2 ××
×× ↓1 1↓ ↓ QA
QD ↓ 11
输出 QD QC QB QA
功能
0 0 00
清0
1 0 01
置9
QA输出
QDQCQB输出 QDQCQBQA输
出 8421BCD码 QAQBQCQD输