电子科技大学功率器件和功率集成电路-(功率集成技术)
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采用掺杂的方法使其掺杂浓度稍有提高，更有 利于提高低压器件的性能。 P+隔离和N+埋层联接扩散。
DI (介质隔离)
介质隔离结构
介质隔离的主要工艺过程
介质隔离的主要工艺过程
衬底采用N型，(100)面，其电阻率由高压器件所要求的击穿电 压决定。
在生长氧化层后，用光刻技术刻蚀出窗孔，其宽度由以下关系决 定：窗孔宽度=0．7槽深。要注意，隔离槽图形边缘应平行于 <110>晶向.
SiO2
Si
GND
Cross-talk与latch-up
P+
N+
N+
p
P+
N+ N
p
P+
N+
N+
p
P+
p
N+ N
热分布问题
厚外延BiMOS集成技术
薄外延BiMOS集成技术
功率集成电路的主要技术
高压功率器件技术 隔离技术 材料技术 工艺技术
功率集成中的其他重要问题
高压互连线问题
Metal SiO2
Si
Metal SiO2
Si
Metal SiO2
Si
HV
Metal
SiO2 (Metal) poly silicon
SiO2 Si
Si SiO2
Si
பைடு நூலகம்
Si SiO2
Si
SIMOX
Si
Si
SiO2 Si
SiC
功率集成电路的主要技术
高压功率器件技术 隔离技术 材料技术 工艺兼容技术
高压CMOS技术-双深阱高压CMOS技术
双深阱高压CMOS的剖面图
这一高压CMOS技术是与低压CMOS／双极技术相兼容的. 高压PMOS的击穿电压将大于160V。； 低压CMOS的工作电压为15V。
采用各向异性腐蚀液腐蚀出隔离槽。 采用外延技术或扩散技术使表面形成5～7um厚作为·埋层及埋层
联接用的N+层。 对表面进行隔离氧化，应特别注意氧化层的致密， 以降低隔离
岛之间的漏泄电流。 采用外延技术生长作为支撑的多晶硅衬底，其厚度为400um，
外延生长的工艺条件将影响到硅片的弯曲，故必须加以严格控制。 最后将背面研磨抛光形成隔离岛。
功率器件和功率集成电路
功率集成技术
1.概述
功率集成电路 高压集成电路
线性稳压器 汽车
AC马达驱动
日光灯镇流器
开关稳压器
双极电路
数字电路
HVIC
HVIC实例
高压全桥驱动电路的版图
高
大
压
电
功
流
率
输
器
出
件
电
路
接 口 电 路
控 制 电 路
保护电路
PIC实例
功率集成电路的主要技术
高压功率器件技术 隔离技术 材料技术 工艺兼容技术
隔离技术
1. SI (自隔离) 2. JI (PN结隔离) 3. DI (介质隔离)
SI (自隔离)
自隔离的HV-LDMOS与CMOS逻辑元件的集成
优点: •工艺较为简单 •集成度高 •高压M05击穿电压高 •在工艺上高压管与低压 管可以兼容。
限制： 1) 高压管必须设计成环形结构，漏区在当中，漏区完全被栅区
BCD(Bipolar-CMOS-DMOS)工艺
对于结隔离的情况，B工MOS集成技术可分为两大类： 制作在厚外延层上的称为厚外延B工MOS集成技术，高压
输出管一般为LDMOS或VDMOS，击穿电压不太高。 制作在薄外延层上的称为薄外延BIMOS集成技术，高压
输出管为RESURF器件，击穿电压很高。
自隔离D／CMOS集成技术
采用该集成技术可以集成高压LDMOS，低压增强和耗尽型NMOS及 PMOS， 由于采用了自隔离，输出级必须是漏极开路结构， CMOS的 工作电压为15V，输出LDMOS的击穿电压为400V，采用4um硅栅工艺， 逻辑的时钟频率为5MHz。
结隔离D／CMOS IC集成技术
和源区所包围，这种坏形结构可以避免寄生的场反型问题， 2) 自隔离可用于集成多个输出MOS，但必须采用共源联接： 3) VDMOS不是自隔离的，故不能采用自隔离
用于自隔离的RESURF LDMOS示意图
JI (PN结隔离)
对通隔离结构
对通结隔离示意
对通结隔离中的纵向LV—PNP晶体管 加有场板的隔离
在采用结隔离后,由于两个高压LDMOS的漏极可以处于不同的电位，因此 可以联接成图腾柱输出，并且除高压 LDMOS能与CMOS集成外，还可以 与NPN和PNP晶体管集成这给电路设计带来方便，使设计的灵活性大为 增加
结隔离互补D／CMOS集成技术
结隔离和高压LDMOS能承受120-150V电压, 低压逻辑的工作电压为5—15V
功率集成电路的主要技术
高压功率器件技术 隔离技术 材料技术 工艺兼容技术
功率集成电路的主要技术
高压功率器件技术 隔离技术 材料技术 工艺兼容技术
隔离技术
为什么要隔离?
低压器件和电路
高压器件
低压器件和电路
高压器件
功率/高压集成电路
说明HV NPN管与LVPMOS必须隔离的示意
高压CMOS技术-浅阱高压CMOS技术
•高压NMOS的击穿电压为400V •高压PMOS的击穿电压为225V •阱与衬底之间的击穿电400V。
浅阱高压CMOS剖面图 (o)高压PMOS； (b)高压NMOS
CD工艺(D/CMOS集成技术)
自隔离D／CMOS集成技术 结隔离D／CMOS IC集成技术 结隔离互补D／CMOS集成技术
半阱隔离结构
采用薄外延层， 这样隔离的厚 外延区很容易 得到，而不需 要深隔离扩散。
半阱隔离结构
半阱隔离(SWI)的主要工艺
氧化 用硅腐蚀技术形成制作高压器件的阱 N+埋层扩散 常规外延生长，外延层的掺杂浓度由高压器件
对击穿电压的要求决定。 平整表面并按需要调整外延层厚度 ‘ 制作低压器件的N阱的形成。如果需要还可以
功率集成电路的主要技术
高压功率器件技术 隔离技术 材料技术 工艺兼容技术
材料技术
高阻外延技术 SOI SiC GaN
高阻外延技术
N P
SOI
Si SiO2
Si
Si Si Si Si Si Si
Si
SiO2
Si
隔离岛
键合
SiO2 Si
SiO2 Si
Si SiO2
DI (介质隔离)
介质隔离结构
介质隔离的主要工艺过程
介质隔离的主要工艺过程
衬底采用N型，(100)面，其电阻率由高压器件所要求的击穿电 压决定。
在生长氧化层后，用光刻技术刻蚀出窗孔，其宽度由以下关系决 定：窗孔宽度=0．7槽深。要注意，隔离槽图形边缘应平行于 <110>晶向.
SiO2
Si
GND
Cross-talk与latch-up
P+
N+
N+
p
P+
N+ N
p
P+
N+
N+
p
P+
p
N+ N
热分布问题
厚外延BiMOS集成技术
薄外延BiMOS集成技术
功率集成电路的主要技术
高压功率器件技术 隔离技术 材料技术 工艺技术
功率集成中的其他重要问题
高压互连线问题
Metal SiO2
Si
Metal SiO2
Si
Metal SiO2
Si
HV
Metal
SiO2 (Metal) poly silicon
SiO2 Si
Si SiO2
Si
பைடு நூலகம்
Si SiO2
Si
SIMOX
Si
Si
SiO2 Si
SiC
功率集成电路的主要技术
高压功率器件技术 隔离技术 材料技术 工艺兼容技术
高压CMOS技术-双深阱高压CMOS技术
双深阱高压CMOS的剖面图
这一高压CMOS技术是与低压CMOS／双极技术相兼容的. 高压PMOS的击穿电压将大于160V。； 低压CMOS的工作电压为15V。
采用各向异性腐蚀液腐蚀出隔离槽。 采用外延技术或扩散技术使表面形成5～7um厚作为·埋层及埋层
联接用的N+层。 对表面进行隔离氧化，应特别注意氧化层的致密， 以降低隔离
岛之间的漏泄电流。 采用外延技术生长作为支撑的多晶硅衬底，其厚度为400um，
外延生长的工艺条件将影响到硅片的弯曲，故必须加以严格控制。 最后将背面研磨抛光形成隔离岛。
功率器件和功率集成电路
功率集成技术
1.概述
功率集成电路 高压集成电路
线性稳压器 汽车
AC马达驱动
日光灯镇流器
开关稳压器
双极电路
数字电路
HVIC
HVIC实例
高压全桥驱动电路的版图
高
大
压
电
功
流
率
输
器
出
件
电
路
接 口 电 路
控 制 电 路
保护电路
PIC实例
功率集成电路的主要技术
高压功率器件技术 隔离技术 材料技术 工艺兼容技术
隔离技术
1. SI (自隔离) 2. JI (PN结隔离) 3. DI (介质隔离)
SI (自隔离)
自隔离的HV-LDMOS与CMOS逻辑元件的集成
优点: •工艺较为简单 •集成度高 •高压M05击穿电压高 •在工艺上高压管与低压 管可以兼容。
限制： 1) 高压管必须设计成环形结构，漏区在当中，漏区完全被栅区
BCD(Bipolar-CMOS-DMOS)工艺
对于结隔离的情况，B工MOS集成技术可分为两大类： 制作在厚外延层上的称为厚外延B工MOS集成技术，高压
输出管一般为LDMOS或VDMOS，击穿电压不太高。 制作在薄外延层上的称为薄外延BIMOS集成技术，高压
输出管为RESURF器件，击穿电压很高。
自隔离D／CMOS集成技术
采用该集成技术可以集成高压LDMOS，低压增强和耗尽型NMOS及 PMOS， 由于采用了自隔离，输出级必须是漏极开路结构， CMOS的 工作电压为15V，输出LDMOS的击穿电压为400V，采用4um硅栅工艺， 逻辑的时钟频率为5MHz。
结隔离D／CMOS IC集成技术
和源区所包围，这种坏形结构可以避免寄生的场反型问题， 2) 自隔离可用于集成多个输出MOS，但必须采用共源联接： 3) VDMOS不是自隔离的，故不能采用自隔离
用于自隔离的RESURF LDMOS示意图
JI (PN结隔离)
对通隔离结构
对通结隔离示意
对通结隔离中的纵向LV—PNP晶体管 加有场板的隔离
在采用结隔离后,由于两个高压LDMOS的漏极可以处于不同的电位，因此 可以联接成图腾柱输出，并且除高压 LDMOS能与CMOS集成外，还可以 与NPN和PNP晶体管集成这给电路设计带来方便，使设计的灵活性大为 增加
结隔离互补D／CMOS集成技术
结隔离和高压LDMOS能承受120-150V电压, 低压逻辑的工作电压为5—15V
功率集成电路的主要技术
高压功率器件技术 隔离技术 材料技术 工艺兼容技术
功率集成电路的主要技术
高压功率器件技术 隔离技术 材料技术 工艺兼容技术
隔离技术
为什么要隔离?
低压器件和电路
高压器件
低压器件和电路
高压器件
功率/高压集成电路
说明HV NPN管与LVPMOS必须隔离的示意
高压CMOS技术-浅阱高压CMOS技术
•高压NMOS的击穿电压为400V •高压PMOS的击穿电压为225V •阱与衬底之间的击穿电400V。
浅阱高压CMOS剖面图 (o)高压PMOS； (b)高压NMOS
CD工艺(D/CMOS集成技术)
自隔离D／CMOS集成技术 结隔离D／CMOS IC集成技术 结隔离互补D／CMOS集成技术
半阱隔离结构
采用薄外延层， 这样隔离的厚 外延区很容易 得到，而不需 要深隔离扩散。
半阱隔离结构
半阱隔离(SWI)的主要工艺
氧化 用硅腐蚀技术形成制作高压器件的阱 N+埋层扩散 常规外延生长，外延层的掺杂浓度由高压器件
对击穿电压的要求决定。 平整表面并按需要调整外延层厚度 ‘ 制作低压器件的N阱的形成。如果需要还可以
功率集成电路的主要技术
高压功率器件技术 隔离技术 材料技术 工艺兼容技术
材料技术
高阻外延技术 SOI SiC GaN
高阻外延技术
N P
SOI
Si SiO2
Si
Si Si Si Si Si Si
Si
SiO2
Si
隔离岛
键合
SiO2 Si
SiO2 Si
Si SiO2