微电子工艺考题 (3)

合集下载

微电子工艺习题答案(整理供参考)

第一章1.集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如Si、GaAs）上，封装在一个外壳内，执行特定电路或系统功能。

集成电路发展的五个时代及晶体管数目：小规模集成电路（小于100个）、中规模集成电路（100~999）、大规模集成电路（1000~99999）、超大规模集成电路（超过10万）、甚大规模集成电路（1000万左右）。

2、硅片制备（Wafer preparation）、硅片制造（Wafer fabrication）硅片测试/拣选（Wafer test/sort）、装配与封装（Assembly and packaging）、终测（Final test）。

3、半导体发展方向：提高性能、提高可靠性、降低价格。

摩尔定律：硅集成电路按照4年为一代，每代的芯片集成度要翻两番、工艺线宽约缩小30%，IC工作速度提高1.5倍等发展规律发展。

4、特征尺寸也叫关键尺寸，集成电路中半导体器件能够加工的最小尺寸。

5、more moore定律：芯片特征尺寸的不断缩小。

从几何学角度指的是为了提高密度、性能和可靠性在晶圆水平和垂直方向上的特征尺寸的继续缩小，more than moore定律:指的是用各种方法给最终用户提供附加价值，不一定要缩小特征尺寸，如从系统组件级向3D集成或精确的封装级(SiP)或芯片级(SoC)转移。

6、High-K：高介电系数；low-K:低介电系数；Fabless：无晶圆厂；Fablite：轻晶片厂；IDM：Integrated Device Manufactory集成器件制造商；Foundry:专业代工厂；Chipless:无晶片1、原因：更大直径硅片，更多的芯片，单个芯片成本减少；更大直径硅片，硅片边缘芯片减小，成品率提高；提高设备的重复利用率。

硅片尺寸变化：2寸（50mm）-4寸（100mm）-5寸（125mm）-6寸（150mm）-8寸（200mm）-12寸（300mm）-18寸（450mm）.2、物理尺寸、平整度、微粗糙度、氧含量、晶体缺陷、颗粒、体电阻率。

微电子工艺习题总结(DOC)

1. What is a wafer? What is a substrate? What is a die?什么是硅片，什么是衬底，什么是芯片答：硅片是指由单晶硅切成的薄片；芯片也称为管芯（单数和复数芯片或集成电路）；硅圆片通常称为衬底。

2. List the three major trends associated with improvement in microchip fabrication technology, and give a short description of each trend.列出提高微芯片制造技术相关的三个重要趋势，简要描述每个趋势答:提高芯片性能:器件做得越小，在芯片上放置得越紧密，芯片的速度就会提高。

提高芯片可靠性：芯片可靠性致力于趋于芯片寿命的功能的能力。

为提高器件的可靠性，不间断地分析制造工艺。

降低芯片成本：半导体微芯片的价格一直持续下降。

3. What is the chip critical dimension (CD)? Why is this dimension important?什么是芯片的关键尺寸，这种尺寸为何重要答：芯片的关键尺寸（CD）是指硅片上的最小特征尺寸；因为我们将CD作为定义制造复杂性水平的标准，也就是如果你拥有在硅片某种CD的能力，那你就能加工其他所有特征尺寸，由于这些尺寸更大，因此更容易产生。

4. Describe scaling and its importance in chip design.描述按比例缩小以及在芯片设计中的重要性答：按比例缩小：芯片上的器件尺寸相应缩小是按比例进行的重要性：为了优电学性能，多有尺寸必须同时减小或按比例缩小。

5. What is Moore's law and what does it predict?什么是摩尔定律，它预测了什么答：摩尔定律：当价格不变时，集成电路上可容纳的晶体管数，月每隔18个月便会增加1倍，性能也将提升1倍。

微电子工艺2011试卷__答案邓小川

………密………封………线………以………内………答………题………无………效……电子科技大学2010-2011学年第2 学期期末考试 A 卷课程名称：微电子工艺考试形式：开卷考试日期：20 年月日考试时长：120分钟课程成绩构成：平时10 %，期中0 %，实验0 %，期末90 %本试卷试题由三部分构成，共 4 页。

一、简答题（共72分，共12题，每题6 分）1、名词解释：摩尔定律、特征尺寸、CMP、SOI、RTA、CVD。

答：Moore law：芯片上所集成的晶体管的数目，每隔18个月翻一番。

（1分）特征尺寸：集成电路中半导体器件能够加工的最小尺寸。

（1分）CMP：化学机械平坦化。

（1分）SOI：绝缘体上硅。

（1分）RTA：快速热退火。

（1分）CVD：化学气相淀积。

（1分）2、刻蚀的目的是什么？何谓无图形刻蚀，举出无图形刻蚀的工艺实例？答：刻蚀的目的：在涂胶的硅片上正确地复制掩膜图形。

（1分）无图形刻蚀是指：不需要光刻版的刻蚀工艺，如：反刻和剥离工艺。

（1分）工艺实例：栅极两侧的sidewall氧化层的形成（2分）；金属硅化物形成后的Ti金属的去处。

（2分）3、MOS器件和双极型器件制造过程中常使用什么晶面方向的硅片，为什么？答：MOS器件：<100> ；（1分）Si/SiO2界面态密度低；（2分）双极器件：<111>；（1分）原子密度大，生长速度快，成本低。

（2分）………密………封………线………以………内………答………题………无………效……4、在集成电路制造工艺中，为什么采用轻掺杂漏（LDD）注入工艺？LDD注入工艺是如何减少结和沟道区间的电场，从而防止热载流子的产生？答：在集成电路制造工艺中，轻掺杂漏（LDD）注入工艺的目的是：减小源漏间电荷穿通的可能性，从而降低沟道漏电流。

（1分）如果没有LDD形成，在晶体管正常工作时会在结和沟道区之间形成高电场，电子在从源区向漏区移动的过程中，将受此电场加速成高能电子，它碰撞产生电子空穴对，热电子从电场获得能量，造成电性能上的问题，如被栅氧化层陷阱俘获，影响器件阈值电压控制。

微电子工艺_哈尔滨工业大学中国大学mooc课后章节答案期末考试题库2023年

微电子工艺_哈尔滨工业大学中国大学mooc课后章节答案期末考试题库2023年1.CZ法拉不出高阻单晶硅锭的主要原因是：答案:坩埚材料分解出的氧会进入硅锭；2.实际VPE工艺温度多在质量传递控制区，此时外延速率：答案:对温度不太敏感；3.关于硅的热氧化，下面哪种说法正确：答案:氧化反应是在Si/SiO2界面发生的；4.在D-G模型中假定稳定生长氧化层时，氧化剂的气相输运、固相扩散和化学反应三个流密度应：答案:相等；5.基于LSS理论，离子注入受到靶原子核与电子的阻止：答案:核阻止和电子阻止是独立的；6.多晶硅薄膜通常采取哪种方法制备：答案:LPCVD7.PVD与CVD比较，下列那种说法正确：答案:PVD薄膜与衬底的粘附性较差；8.外延用衬底硅片一般偏离准确晶向一个小角度，如（111）-Si偏离3º，下列那种说法正确？答案:这是为了得到原子层量级的台阶；这是为外延生长提供更多的结点位置；9.硅恒定源扩散，在扩散温度硅的固溶度为N s，在进行了40min扩散后，测得结深是1.5μm，若要获得2.0μm的结深，在原工艺基础上应再扩散多少分钟？硅表面杂质浓度是多少？答案:应再扩散31 min杂质表面浓度=N s表面杂质浓度等于该工艺温度时硅的固溶度；10.P在两歩扩散工艺中，第二步再分布的同时又进行了热氧化（kp=10），这会给再分布扩散带来哪些影响：答案:P扩散速度加快；在SiO2/Si界面Si一侧的P堆积（是指高于SiO2一侧）；扩入Si的P总量下降；11.扩散系数是表征扩散快慢的参数，它相当于单位浓度梯度时的扩散通量，所以它：答案:单位为m∧2/s有单位；12.看图判断，下列哪种描述正确：答案:图（b）是注入的高能离子。

图（a）是注入的低能离子；13.下列哪个工艺方法应用了等离子体技术：答案:溅射RIEHDPCVD14.蒸镀工艺要求蒸镀室为高真空度的原因：答案:为了避免蒸发分子（或原子）被氧化；为了提高蒸发分子（或原子）的平均自由程；为了降低镀膜中的杂质；15.可以采取哪种方法来提高光刻分辨率？答案:减小分辨率系数;增大光学系统数值孔径；缩短光源波长；16.CZ法、MCZ法拉单晶时必须有籽晶；而FZ法拉单晶时不需要籽晶。

微电子技术基础知识单选题100道及答案解析

微电子技术基础知识单选题100道及答案解析1. 微电子技术的核心是（）A. 集成电路B. 晶体管C. 电子管D. 激光技术答案：A解析：集成电路是微电子技术的核心。

2. 以下哪种材料常用于微电子器件的制造（）A. 钢铁B. 塑料C. 硅D. 木材答案：C解析：硅是微电子器件制造中常用的半导体材料。

3. 微电子技术中，芯片制造工艺的精度通常用（）来衡量。

A. 纳米B. 微米C. 毫米D. 厘米答案：A解析：芯片制造工艺精度通常用纳米来衡量。

4. 集成电路中，基本的逻辑门包括（）A. 与门、或门、非门B. 加法门、减法门C. 乘法门、除法门D. 以上都不对答案：A解析：与门、或门、非门是集成电路中的基本逻辑门。

5. 微电子技术的发展使得计算机的体积越来越（）A. 大B. 小C. 不变D. 随机答案：B解析：微电子技术进步使计算机体积逐渐变小。

6. 以下哪个不是微电子技术的应用领域（）A. 航空航天B. 农业种植C. 通信D. 医疗答案：B解析：农业种植通常较少直接应用微电子技术。

7. 在微电子制造中，光刻技术的作用是（）A. 刻蚀电路B. 沉积材料C. 图案转移D. 检测缺陷答案：C解析：光刻技术主要用于图案转移。

8. 微电子封装技术的主要目的是（）A. 保护芯片B. 提高性能C. 便于连接D. 以上都是答案：D解析：微电子封装技术能保护芯片、提高性能并便于连接。

9. 摩尔定律指出，集成电路上可容纳的晶体管数目约每隔（）翻一番。

A. 18 个月B. 2 年C. 5 年D. 10 年答案：A解析：摩尔定律表明约每隔18 个月集成电路上晶体管数目翻番。

10. 微电子技术中的掺杂工艺是为了改变半导体的（）A. 电阻B. 电容C. 电导D. 电感答案：C解析：掺杂改变半导体的电导特性。

11. 以下哪种设备常用于微电子制造中的检测（）A. 显微镜B. 示波器C. 扫描仪D. 电子显微镜答案：D解析：电子显微镜常用于微电子制造中的检测。

微电子工艺技术复习要点答案(完整版)

第四章晶圆制造1．CZ法提单晶的工艺流程。

说明CZ法和FZ法。

比较单晶硅锭CZ、MCZ和FZ三种生长方法的优缺点。

答：1、溶硅2、引晶3、收颈4、放肩5、等径生长6、收晶。

CZ法：使用射频或电阻加热线圈，置于慢速转动的石英坩埚内的高纯度电子级硅在1415度融化（需要注意的是熔硅的时间不宜过长）。

将一个慢速转动的夹具的单晶硅籽晶棒逐渐降低到熔融的硅中，籽晶表面得就浸在熔融的硅中并开始融化，籽晶的温度略低于硅的熔点。

当系统稳定后，将籽晶缓慢拉出，同时熔融的硅也被拉出。

使其沿着籽晶晶体的方向凝固。

籽晶晶体的旋转和熔化可以改善整个硅锭掺杂物的均匀性。

FZ法：即悬浮区融法。

将一条长度50-100cm 的多晶硅棒垂直放在高温炉反应室。

加热将多晶硅棒的低端熔化，然后把籽晶溶入已经熔化的区域。

熔体将通过熔融硅的表面张力悬浮在籽晶和多晶硅棒之间，然后加热线圈缓慢升高温度将熔融硅的上方部分多晶硅棒开始熔化。

此时靠近籽晶晶体一端的熔融的硅开始凝固，形成与籽晶相同的晶体结构。

当加热线圈扫描整个多晶硅棒后，便将整个多晶硅棒转变成单晶硅棒。

CZ法优点：①所生长的单晶的直径较大，成本相对较低；②通过热场调整及晶转，坩埚等工艺参数的优化，可以较好的控制电阻率径向均匀性。

缺点：石英坩埚内壁被熔融的硅侵蚀及石墨保温加热元件的影响，易引入氧、碳杂质，不易生长高电阻率单晶。

FZ法优点：①可重复生长，提纯单晶，单晶纯度较CZ法高。

②无需坩埚、石墨托，污染少③高纯度、高电阻率、低氧、低碳④悬浮区熔法主要用于制造分离式功率元器件所需要的晶圆。

缺点：直径不如CZ法，熔体与晶体界面复杂，很难得到无位错晶体，需要高纯度多晶硅棒作为原料，成本高。

MCZ：改进直拉法优点：较少温度波动，减轻溶硅与坩埚作用，降低了缺陷密度，氧含量，提高了电阻分布的均匀性2．晶圆的制造步骤【填空】答：1、整形处理：去掉两端，检查电阻确定单晶硅达到合适的掺杂均匀度。

2、切片3、磨片和倒角4、刻蚀5、化学机械抛光3. 列出单晶硅最常使用的两种晶向。

微电子习题答案(第3单元)

由得：
带入Rd=0.1nm/s，有 0.0694
（℃）
由图8-8常用金属的平衡蒸气压温度曲线确定，Te≈1250℃
14.淀积薄膜的应力与其淀积温度有关吗？请解释。
答：
有关，薄膜的淀积一般高于室温，而薄膜和衬底材料的热膨胀系数一般也不同，薄膜淀积完成之后，由淀积温度冷却到室温，就会在在薄膜中产生应力。
答：
对低压气体施加电场时，出现辉光放电现象，气体被击穿，有一定的导电性，这种具有一定导电能力的气态混合物是由正离子、电子、光子以及原子、原子团、分子和它们的激发态所组成的，被称为等离子体。
PECVD是采用等离子体技术把电能耦合到反应气体中，激活并维持化学反应进行，从而淀积薄膜的一种工艺方法。利用等离子体技术能提高化学反应速度，进而降低化学反应对温度的敏感，使之在较低温度下进行薄膜淀积。
4.标准的卧式LPCVD的反应器是热壁式的炉管，衬底硅片被竖立装在炉管的石英舟上，反应气体从炉管前端进入后端抽出，从炉管前端到后端各硅片淀积薄膜的生长速率会降低，那么每个硅片边缘到中心淀积薄膜的生长速率将怎样?如何改善硅片之间和硅片内薄膜厚度的均匀性?
答：
每个硅片边缘到中心淀积薄膜的生长速率也会出现递减，这也是气缺效应造成。
6.SiO2作为保护膜时为什么需要采用低温工艺?目前低温SiO2工艺有哪些方法?它们降低制备温度的原理是什么？
答：
保护膜是芯片制造的最后一个工艺步骤，这时芯片上的元、器件已制作好，如再采用高、中温工艺制作SiO2保护膜，芯片上的金属化系统或器件结构都会受损，如金属被氧化、杂质再分布带来元器件结构的改变，甚至芯片报废。所以，只能采用低温工艺。目前，采用最多是PECVD-SiO2低温工艺反应气体为O2、N2O和SiH4或TEOS，应用等离子体技术将电能耦合到反应气体中，使反应气体形成等离子体，降低了反应淀积SiO2温度。

微电子工艺考试(开卷)试题及答案

《微电子工艺》考试(开卷)1、简述三维集成技术的优、缺点，及其应用领域？(15 ')1)优：互联线更短、低功耗、速度高、所占平面面积小、引脚少2)缺：制造工艺复杂、成本高、不易散热3)应用：成像传感器、存储器、处理器2、简述BOSCI刻蚀工艺原理？(15 ')BOSCH刻蚀为时分复用刻蚀。

1)各自同性刻蚀， SF6 等离子体现各项同性刻蚀，刻蚀循环7-16s；2)保护：C4F8生成类似Teflen的氟碳化合物高分子膜(-CF2-) n保护循环5-15s；3)刻蚀温度：液氮冷却 40 C；4)电感耦合等离子： ICP 产生等离子体，平板电极加速离子；5)气体切换系统；6)刻蚀掩膜；7)侧壁；8)刻蚀速率。

3、简述光刻的主要工艺步骤，并配图说明？(15' )1)涂光刻胶2)对准与曝光3)显影4)刻蚀5)去除光刻胶4、简述常压CVD工艺在Si表面淀积SiO2膜时，与热氧化工艺的不同之处是？(15 ' )1)CVD法SiO2膜中的硅来自外加的反应气体，而热氧化法SiO2膜中的硅来自硅衬底本身，氧化过程中需消耗掉一部分衬底中的硅；2)CVD法德反应发生在 SiO2膜表面，膜厚与时间始终成线性关系。

而在热氧化法中，一旦SiO2膜形成后，反应剂必须穿过 SiO2膜，反应发生在 SiO2/Si界面上；3)CVD 法温度较低，但膜质量较差，通常需经增密处理，而热氧化法湿度高，SiO 结构致密，掩膜性能良好。

5、参考PMO晶体管的制造工艺流程，绘制NMOS!体管的制造工艺流程，并给予简要说明。

(30 ' )NMOS晶休管的工艺流程概介■:- StepO: _块卩型琏NMOS晶体管的工艺槪概介-"Stepl: (layering)生长一层厚二氧化硅(5000A),作为掺杂阻拦层，也叫场氧.NMOS晶体管的工艺勰概介△2& (patterning)涂•發.NMOS晶休管的工艺般概介。

微电子工艺复习提纲

微电子工艺复习提纲1集成电路的制作可以分成三个阶段：①硅晶圆片的制作；②集成电路的制作；③集成电路的封装。

2集成电路发展史：生长法，合金法，扩散法4评价发展水平：最小线宽，硅晶圆片直径，DRAM容量5金刚石结构特点：共价四面体，内部存在着相当大的“空隙”6面心立方晶体结构是立方密堆积，(111)面是密排面。

7金刚石结构可有两套面心立方结构套购而成，面心立方晶格又称为立方密排晶格。

8双层密排面的特点：在晶面内原子结合力强，晶面与晶面之间距离较大，结合薄弱。

两个双层面间，间距很大，而且共价键稀少，平均两个原子才有一个共价键，致使双层密排面之间结合脆弱9金刚石晶格晶面的性质：由于{111}双层密排面本身结合牢固，而双层密排面之间相互结合脆弱，在外力作用下，晶体很容易沿着{111}晶面劈裂。

由{111}双层密排面结合牢固，化学腐蚀就比较困难和缓慢，所以腐蚀后容易暴露在表面上。

因{111}双层密排面之间距离很大，结合弱，晶格缺陷容易在这里形成和扩展。

{111}双层密排面结合牢固，表明这样的晶面能量低。

由于这个原因，在晶体生长中有一种使晶体表面为{111}晶面的趋势。

10肖特基缺陷：如果一个晶格正常位置上的原子跑到表面，在体内产生一个晶格空位，称肖特基缺陷。

11弗伦克尔缺陷：如果一个晶格原子进入间隙，并产生一个空位，间隙原子和空位是同时产生的，这种缺陷为弗伦克尔缺陷。

12堆垛层错：在密堆积的晶体结构中，由于堆积次序发生错乱13固溶体：当把一种元素B(溶质)引入到另一种元素A(溶剂)的晶体中时，在达到一定浓度之前，不会有新相产生，而仍保持原来晶体A的晶体结构，这样的晶体称为固溶体。

14固溶度：在一定温度和平衡态下，元素B能够溶解到晶体A内的最大浓度，称为这种杂质在晶体中的最大溶解度15固溶体分类：替位式固溶体，间隙式固溶体16某种元素能否作为扩散杂质的一个重要标准：看这种杂质的最大固溶度是否大于所要求的表面浓度，如果表面浓度大于杂质的最大固溶度，那么选用这种杂质就无法获得所希望的分布。

微电子工艺复习题目（精选）

微电子工艺复习题目（精选）第一单元3比较硅单晶锭CZ、MCZ和FZ三种生长方法的优缺点？答：CZ法工艺成熟可拉制大直径硅锭，但受坩锅熔融带来的O等杂质浓度高，存在一定杂质分布，因此，相对于MCZ和FZ法，生长的硅锭质量不高。

当前仍是生产大直径硅锭的主要方法。

MCZ法是在CZ技术基础上发展起来的，生长的单晶硅质量更好，能得到均匀、低氧的大直径硅锭。

但MCZ设备较CZ设备复杂得多，造价也高得多，强磁场的存在使得生产成本也大幅提高。

MCZ法在生产高品质大直径硅锭上已成为主要方法。

FZ法与CZ、MCZ法相比，去掉了坩埚，因此没有坩埚带来的污染，能拉制出更高纯度、无氧的高阻硅，是制备高纯度，高品质硅锭，及硅锭提存的方法。

但因存在熔融区因此拉制硅锭的直径受限。

FZ法硅锭的直径比CZ、MCZ法小得多。

6硅气相外延工艺采用的衬底不是准确的晶向，通常偏离（100）或（111）等晶向一个小角度，为什么？答：从硅气相外延工艺原理可知，硅外延生长的表面外延过程是外延剂在衬底表面被吸附后分解出Si原子，他迁移到达结点位置停留，之后被后续的Si原子覆盖，该Si原子成为外延层中原子。

因此衬底表面“结点位置”的存在是外延过程顺利进行的关键，如果外延衬底不是准确的（100）或（111）晶面，而是偏离一个小角度，这在其表面就会有大量结点位置，所以，硅气相外延工艺采用的衬底通常偏离准确的晶向一个小角度。

8异质外延对衬底和外延层有什么要求？对于B/A型的异质外延，在衬底A上能否外延生长B，外延层B 晶格能否完好，受衬底A与外延层B的兼容性影响。

衬底与外延层的兼容性主要表现在三个方面：其一，衬底A与外延层B两种材料在外延温度不发生化学反应，不发生大剂量的互溶现象。

即A和B的化学特性兼容；其二，衬底A与外延层B的热力学参数相匹配，这是指两种材料的热膨胀系数接近，以避免生长的外延层由生长温度冷却至室温时，因热膨胀产生残余应力，在B/A界面出现大量位错。

微电子工艺原理和技术复习题

《微电子工艺原理和技术》复习题一、填空题1.半导体集成电路主要的衬底材料有单元晶体材料⎽Si⎽、⎽Ge⎽和化合物晶体材料⎽GaAs⎽、⎽InP⎽；硅COMS集成电路衬底单晶的晶向常选（100）；TTL集成电路衬底材料的晶向常选（111）；常用的硅集成电路介电薄膜是⎽SiO2⎽、⎽Si3N4；常用的IC互连线金属材料是⎽Al⎽⎽、⎽Cu⎽。

2.画出P型（100）、（111）和N型（100）、（111）单晶抛光硅片的外形判别示意图。

3.硅微电子器件常用硅片的三个晶向是：（100）⎽、（111）、（110）画出它们的晶向图。

4.⎽⎽热扩散⎽⎽和⎽离子注入⎽是半导体器件的最常用掺杂方法。

⎽P⎽、⎽⎽As⎽⎽⎽是Si常用的施主杂质；⎽⎽⎽B⎽⎽⎽⎽是Si常用的受主杂质；⎽Zn⎽⎽⎽是GaAs常用的P型掺杂剂；⎽⎽⎽Si⎽⎽⎽⎽是GaAs常用的N型掺杂剂。

5.摩尔定律的主要内容是：⎽晶体管特征尺寸每三年减小到约70%，30年内有效，也可表示为，集成电路的特征尺寸每三年缩小30%；集成度每三年翻二翻；集成电路工艺每三年升级一代；逻辑电路的速度每三年提高30%。

6. 集成电路用单晶硅的主要制备方法是⎽提拉法⎽和⎽区熔法⎽⎽⎽。

7.半导体材料的缺陷主要有点缺陷、位错、层错、孪晶。

8. 半导体晶体的晶胞具有⎽⎽立方⎽⎽⎽⎽⎽对称性， Si、Ge 、GaAs 晶体为⎽金刚石⎽⎽结构。

用⎽⎽密勒指数⎽⎽⎽h，k，l 表示晶胞晶面的方向。

9.电子和空穴是半导体的主要载流子，N型半导体中⎽电子⎽浓度高于⎽空穴⎽⎽⎽浓度，而P型半导体中⎽空穴⎽⎽浓度高于⎽电子浓度，⎽本证⎽半导体中的两种载流子浓度相等。

10. 半导体单晶材料中的电子能级由于价电子的共有化分裂成能带，价带是⎽0 K 条件下被电子填充的能量最高的能带，导带是0 K 条件下未被电子填充的能量最低的能带，导带底与价带顶之间称禁带。

施主能级靠近⎽导带底⎽⎽，受主能级靠近⎽价带顶⎽。

微电子制造工艺题

微电子制造工艺题
简介
本文档旨在探讨微电子制造工艺相关的题目。

微电子制造工艺是指用于制造集成电路（IC）和其他微电子器件的过程和技术。

以下是一些与微电子制造工艺相关的题目。

题目一：光刻工艺
请简要描述光刻工艺在微电子制造中的应用和原理。

题目二：薄膜沉积工艺
请解释薄膜沉积工艺在微电子制造中的作用，以及其常用的方法和步骤。

题目三：离子注入工艺
请阐述离子注入工艺在微电子制造中的原理和应用，并说明其
优缺点。

题目四：等离子刻蚀工艺
请解释等离子刻蚀工艺在微电子制造中的作用和原理，以及其
常见的类型和应用领域。

题目五：封装和测试工艺
请简要描述微电子封装和测试的步骤和工艺流程，并介绍常用
的封装方法和测试技术。

结论
本文提供了一些与微电子制造工艺相关的题目，包括光刻工艺、薄膜沉积工艺、离子注入工艺、等离子刻蚀工艺以及封装和测试工艺。

这些题目可以用于进一步研究和了解微电子制造工艺的原理和
应用。

微电子工艺原理试题

微电⼦⼯艺原理试题微电⼦⼯艺原理⼀、单项选择1.The most common reticle reduction ratio used with step-and-scan exposure tools is（）a.1:1 and 4:1b. 1:1 and 5:1c.4:1 and 5:1d.4:12. Which of the following processes are performed in the diffusion area? Circle all that apply. （）a. wafer cleansb.high temperature processingc.metallizationd.polishinge.photoresist stripping3.What are the three production areas where photoresist-coated wafers can be found? （）a.diffusionb.photolithographyc.etchd.implante.thin filmsf.polish4. Which of the following is not a common production tool in the thin films area? （）a.plasma resist stripperb.CVD systemsC. PVD systemsd.rapid thermal anneal systeme.sputtering systemf.spin-on-glass dispense system5.What does the term CMP stand for? （）a.chemically modulated photostabilizerb.chemical mechanical propellantc.chemicaly manipulated plasmad. chemical mechanical planarization6.What is another name for CMP? （）a.etchb.implantc.polishd.diffusion7.The term WET stands for（）a.wafer etch technologyb. wet etch for titanium contanctsc. wafer elastomeric treatmentd. wafer electrical test8. The data obtained from wafer test/sort is used to（）a.determine which wafers need to go through WET.b.determine which wafers need to go through backgrind.c.determines the die yield for each wafer.d.calculate cycle time for wafer production.9.The wafer is tested twice in order to determine its product worthiness（）a.once after first metal etch and after the completion of the last wafer process step.b.once before the contanct etch and after the completion of the wafer process flow.c. once after the first ion implant and after the completion of the wafer process flow.d.once at wafer/test sort and after die separation.10.The purpose of the contanct formation process is to （）a.insulate all exposed silicon areas of the wafer.b.form metal contacts on all active areas of the silicon.c.create barriers for charge carriers between transistors.d.form metal contacts on all exposed areas of silicon dioxide.11.What are the reasons for the thermal anneal process after ion implantation? （）a.Annealing ensures that the silicon is ready to bond with the implanted tungsten.b. Annealing the wafer after implant prepares the silicon for the STI etch processc. Anneal drives dopants further into the silicon and recrystalizes the substrate.d. Anneal helps clean off residual oxide from the silicon substrate.12.What is shallow trench isolation (STI)? （）a.STI utilizes an older selective oxidation technique to isolate transistors.b. STI forms oxide structures atop the substrate to isolate neighboring transistorsc. STI forms windows in a nitride mask which allow some silicon to be oxidazed.d. STI uses oxide-filled trenches to isolate transistors from each other.⼆、翻译并解释1.active region —有源区有源区：硅⽚上做有源器件的区域。

微电子工艺学模拟试题

微电子工艺学模拟试题一、判断下列说法的正误，正确的在后面括号中划“√”，错误的在后面括号中划“×”（本大题共10小题，每小题2分，共20分）1.在微电子器件制造过程中，通过在硅片的有源区引入一些缺陷，以此吸除表面附近的杂质和缺陷的过程，称为吸杂，包括非本征吸杂和本征吸杂两种方式。

（）2.双极型器件要求用（111）晶向单晶，MOS器件和GaAs器件则选用（100）晶向材料。

（）3.在热氧化过程的初始阶段，二氧化硅的生长速率由氧化剂通过二氧化硅层的扩散速率决定，处于线性氧化阶段。

（）4.注入离子在非晶靶内的纵向浓度分布可用高斯函数表示，注入离子的剂量和能量越大，峰值浓度越高。

（）5.在一个化学气相淀积工艺中，如果淀积速率是反应速率控制的，则为了显著增大淀积速率，应该增大反应气体流量。

（）6.溅射仅是离子对物体表面轰击时可能发生的四种物理过程之一，其中每种物理过程发生的几率取决于入射离子的能量和剂量。

（）7.外延生长过程中杂质的对流扩散效应，特别是高浓度一侧向异侧端的扩散，不仅使界面附近浓度分布偏离了理想情况下的突变分布而形成缓变，且只有在离界面稍远处才保持理想状态下的均匀分布，使外延层有效厚度变窄。

（）8.曝光波长的缩短可以使光刻分辨率线性提高，但同时会使焦深线性减小。

如果增大投影物镜的数值孔径，那么在提高光刻分辨率的同时，投影物镜的焦深也会急剧减小，因此在分辨率和焦深之间必须折衷。

（）9.由于离子的质量较大，散射作用比电子弱，离子束曝光几乎不存在邻近效应，比光学、X射线或电子束曝光技术具有更高分辨率。

（）10.在各向同性刻蚀时，薄膜的厚度应该大致大于或等于所要求分辨率的三分之一。

如果图形所要求的分辨率远小于薄膜厚度，则必须采用各向异性刻蚀。

（）二、选择填空。

(本大题共10小题，每小题2分，共20分。

在每小题给出的四个选项中，有的只有一个选项正确，有的有多个选项正确，全部选对得2分，选对但不全的得1分，有选错的得0分)1. 采用CZ 法制备硅单晶时，往往将一定数量的杂质原子加入多晶硅熔融液中，以获得所需的掺杂浓度。

微电子工艺考题

一、名词解释1．水汽氧氧化：氧化（氧气）中携带一定量的水气，氧化特性介于干氧和湿氧之间。

2．恒定源扩散：在扩散过程中，硅片表面的杂质浓度N s始终保持不变。

例如，基区、发射区的预淀积，箱法扩散。

3．扩散系数：描述粒子扩散快慢的物理量，是微观扩散的宏观描述。

4．外延：一种在单晶或多晶衬底上生长一层单晶或多晶薄膜的技术。

5．分辨率：光刻时所能得到的光刻图形的最小尺寸，用来表征光刻的精度。

二、简述问答题2.微电子器件对接触和互连有什么要求？获得良好欧姆接触的方法有哪几种？答：对接触和互连有的基本要求有：1）能形成良好的欧姆接触；2）互连材料具有低的电阻率和良好的稳定性；3）可被精细刻蚀；4）易淀积成膜；5）粘附性好；6）强的抗电迁移能力；7)便于键合。

获得良好欧姆接触的方法有：1）高掺杂欧姆接触；2）低势垒欧姆接触；3）高复合欧姆接触。

4.简述电子束曝光的特点答：1）优点：分辨率比光学曝光高；无需光刻板；曝光自动化，加工精度高；在真空中进行；可直接观察曝光的质量。

2)缺点：设备复杂，成本高；产量低；存在邻近效应。

5.X光衍射晶体定向的基本原理是什么？答：1）入射角λ应满足：nλ=2dsinθ；2）晶面密勒指数（hkl）应满足：h2+k2+l2=4n-1(n为奇数)，以及h2+k2+l2=4n(n为偶数)。

一、名词解释1.Moore定律：集成电路的集成度每3年增长4倍；特征尺寸每3年减小平方根2倍。

2. 分辨率:表征光刻精度，即光刻时所能得到的光刻图形的最小尺寸。

3.结深：pn结的几何位置和扩散层表面的距离。

5.欧姆接触:当金属和半导体的接触电阻小到可忽略不计时，称为欧姆接触。

二、选择和填空题1．在温度相同的情况下，制备相同厚度的氧化层，分别用干氧，湿氧和水汽氧化，哪个需要的时间最长？（A）A.干氧B.湿氧C.水汽氧化2．二氧化硅膜能有效的对扩散杂质起掩蔽作用的基本条件有（B）①杂质在硅中的扩散系数大于在二氧化硅中的扩散系数②杂质在硅中的扩散系数小于在二氧化硅中的扩散系数③二氧化硅的厚度大于杂质在二氧化硅中的扩散深度④二氧化硅的厚度小于杂质在二氧化硅中的扩散深度A．②④ B. ①③C①④ D. ②③3．离子注入和热扩散相比，哪个横向效应小（A ）A. 离子注入B. 热扩散4．在LPCVD中由于hG>>kS,质量转移系数远大于表面反应速率常数，所以LPCVD系统中，淀积过程主要是质量转移控制错（对/错）5．预淀积是在较低温度下（和再分布相比），采用恒定（表面）源扩散方式，在硅片表面扩散一层数量一定按余误差（函数）形式分布的6．扩散只用于浅结的制备错(对/错)7．不论正胶或负胶，光刻过程中都包括如下步骤：①涂胶②前烘③曝光④显影⑤坚膜⑥刻蚀⑦去胶。

微电子工艺学试卷(A卷)参考答案

华中科技大学2011—2012学年第二学期电子科学与技术专业《微电子工艺学》试卷A(开卷)一、判断下列说法的正误，正确的在后面括号中划“√”，错误的在后面括号中划“×”(本大题共10小题，每小题1分，共10分)1、单晶生长实际上是液固两相的转化，实现条件是在两相界面附近存在浓度梯度。

( × )2、如果光刻胶的CMTF 小于实际光刻图形的MTF ，则光刻图形上的最小尺寸线条可能被分辨。

反之，不能被分辨。

(√ )3、热氧化过程中，硅内靠近Si-SiO 2 界面的杂质将在界面两边的硅和二氧化硅中形成再分布。

对于k <1、二氧化硅中的慢扩散杂质，再分布之后靠近界面处二氧化硅中的杂质浓度比硅中高，硅表面附近浓度下降。

( √ )4、研究表明，杂质在半导体晶体中的扩散虽然比较复杂，但可以归纳为几种典型的形式，如填隙式和替位式扩散，其中替位式扩散的速度较快。

( × )5、离子注入掺杂时，降低离子能量是形成浅结的重要方法。

但在低能情况下，沟道效应很明显，可能使结深增加一倍，且离子束稳定性降低。

( √ )6、氮化硅(Si 3N 4)薄膜介电常数约 6~9，不能作为层间绝缘层，否则将造成较大寄生电容，降低电路速度。

但它对杂质扩散有极强掩蔽能力，可以作为器件最终钝化层和机械保护层以及硅选择性氧化的掩模。

( √ )7、自掺杂效应是气相外延过程中的无意识掺杂效应，采取适当措施可以完全避免，例如降低由衬底蒸发的杂质量以及避免使蒸发出的杂质重新进入外延层。

( × )8、溅射仅是离子对物体表面轰击时可能发生的四种物理过程之一，其中每种物理过程发生的几率取决于入射离子的剂量。

( × )9、等离子体刻蚀与溅射刻蚀并无明显界限，化学反应和物理作用都可能发生，具体刻蚀模式取决于系统压力、温度、气流、功率及相关可控参数。

( √ )10、MOS 器件之间是自隔离的(self-isolated)，可大大提高集成度。

(整理)微电子工艺答案,整理好的了

1.1.保护器件避免划伤和沾污2.限制带电载流子场区隔离（表面钝化）3.栅氧或存储单元结构中的介质材料4.掺杂中的注入掩蔽5.金属导电层间的电介质6.减少表面悬挂键2.化学反应：Si+2H2O->SiO2+2H2水汽氧化与干氧氧化相比速度更快，因为水蒸气比氧气在二氧化硅中扩散更快、溶解度更高3.、1.干氧：Si＋O2 SiO2氧化速度慢，氧化层干燥、致密，均匀性、重复性好，与光刻胶的粘附性好2、水汽氧化：Si+H2O SiO2（固）+H2(气)氧化速度快，氧化层疏松，均匀性差，与光刻胶的粘附性差3、湿氧：氧气携带水汽，故既有Si与氧气反应，又有与水汽反应氧化速度、氧化质量介于以上两种方法之间4.掺杂物、晶体晶向、压力、温度、水蒸气5.界面陷阱电荷、可移动氧化物电荷6.工艺腔、硅片传输系统、气体分配系统、尾气系统、温控系统4.工艺腔是对硅片加热的场所，由垂直的石英罩钟、多区加热电阻丝和加热管套组成硅片传输系统在工艺腔中装卸硅片，自动机械在片架台、炉台、装片台、冷却台之间移动气体分配系统通过将正确的气体通到炉管中来维持炉中气氛控制系统控制炉子所有操作，如工艺时间和温度控制、工艺步骤的顺序、气体种类、气流速率、升降温速率、装卸硅片...1.(1)薄膜：指某一维尺寸远小于另外两维上的尺寸的固体物质。

. （2）.好的台阶覆盖能力 ..高的深宽比填隙能力(>3:1)厚度均匀(避免针孔、缺陷） ..高纯度和高密度 ..受控的化学剂量..结构完整和低应力（导致衬底变形,..好的粘附性避免分层、开裂致漏电）2.（1）晶核形成分离的小膜层形成于衬底表面，是薄膜进一步生长的基础。

（2）凝聚成束形成(Si)岛，且岛不断长大（3）连续成膜岛束汇合并形成固态的连续的薄膜淀积的薄膜可以是单晶（如外延层）、多晶（多晶硅栅）和无定形（隔离介质，金属膜）的3.答：..多层金属化：用来连接硅片上高密度器件的金属层和绝缘层 ..关键层：线条宽度被刻蚀为器件特征尺寸的金属层。

微电子工艺原理习题

微电子工艺原理习题一、填空题1．传统集成电路制造工艺的发展以的出现作为大致的分界线，现代集成电路制造工艺进入超大规模集成电路后又以工艺的作为划分标志。

2．能提供多余空穴的杂质称为，P型半导体中的多子是。

3．多晶硅转变成单晶硅的实质是。

4．单晶硅拉制过程中引晶阶段的温度选择非常重要，温度过高时会造成，温度过低时会形成。

5．SiO2网络中氧的存在有两种形式，其中原子浓度越高，网络的强度越强；原子浓度越高，网络的强度越弱。

6．目前常用的两种掺杂技术是和。

7．完整的光刻工艺应包括和两部分，随着集成电路生产在微细加工中的进一步细分，后者又可独立成为一个工序。

8．伴随刻蚀工艺实现的图形转换发生在和之间。

9．按照功能和用途进行分类，集成电路可以分为和两类。

10．能提供多余电子的杂质称为，N型半导体中的少子是。

11．固溶体分为替位式固溶体和间隙式固溶体，两类大部分施主和受主杂质都与硅形成固溶体。

12．单晶硅的性能测试涉及到的测试、的测试和缺陷检验等多个方面。

13．SiO2中掺入杂质的种类对SiO2网络强度的影响表现在：掺入Ⅲ族元素如硼时，网络强度；掺入Ⅴ族元素如磷时，网络强度。

14．常用的芯片封装方法有、和陶瓷封装。

15．光刻胶又叫，常用的光刻胶分为和两类。

1．下列有关集成电路发展趋势的描述中，不正确的是。

（A）特征尺寸越来越小（B）晶圆尺寸越来越小（C）电源电压越来越低（D）时钟频率越来越高2．下面几种薄膜中，不属于半导体膜的是。

（A）SiO2膜（B）单晶硅膜（C）多晶硅膜（D）GaAs膜3．下列有关芯片封装的描述中不正确是。

（A）金属封装热阻小有良好的散热性能（B）塑料封装机械性能差，导热能力弱（C）金属封装成本低，塑料封装成本高（D）陶瓷封装的气密性好，但脆性较高4．下列选项中属于光刻工艺三要素之一的是。

（A）曝光（B）光刻胶（C）显影（D）刻蚀5．下列有关扩散的几种描述中不正确的是。

（A）扩散是一种掺杂技术。

微电子器件工艺流程考核试卷

7.微电子器件的封装主要有______、______和______等几种形式。
8.离子注入技术的优点包括______、______和______。
9.微电子器件的热管理主要包括______、______和______等方面。
10.提高微电子器件集成度的关键技术之一是______技术的应用。
四、判断题（本题共10小题，每题1分，共10分，正确的请在答题括号中画√，错误的画×）
D.外部环境温度
20.微电子器件在制造过程中，以下哪些措施可以减少缺陷的产生？（）
A.提高工艺控制水平
B.使用高质量材料
C.改善设备条件
D.加强环境控制
（请注意，以上题目仅为示例，实际考试题目应根据教学大纲和课程内容进行设计。）
三、填空题（本题共10小题，每小题2分，共20分，请将正确答案填到题目空白处）
1.微电子器件制造中，通常使用的光刻技术是基于______原理。
2.在微电子器件中，PN结的形成是通过______过程实现的。
3.微电子器件的绝缘层主要材料是______。
4.金属-氧化物-半导体（MOS）结构中，氧化物的主要作用是______。
5.刻蚀技术可以分为湿法刻蚀和______刻蚀。
6.微电子器件的互联线通常采用______材料制作。
C.修复缺陷
D.改善硅片的表面质量
12.下列哪个过程属于薄膜生长过程？（）
A.光刻
B.刻蚀
C.化学气相沉积
D.离子注入
13.以下哪个参数可以反映微电子器件的集成度？（）
A.传输速率
B.尺寸
C.驱动能力
D.工作电压
14.下列哪种工艺用于去除微电子器件中的有机污染物？（）
A.光刻

微电子工艺2011试卷__张建国_答案

………密………封………线………以………内………答………题………无………效……电子科技大学2010 - 2011学年第二学期期末考试 B 卷课程名称：微电子工艺考试形式：开卷考试日期：20 年月日考试时长：120 分钟课程成绩构成：平时10 %，期中%，实验%，期末90 %本试卷试题由三部分构成，共 4 页。

一、简答题（共72分，共12题，每题6 分）1、名词解释：集成电路、芯片的关键尺寸以及摩尔定律集成电路：多个电子元件，如电阻、电容、二极管和三极管等集成在基片上形成的具有确定芯片功能的电路。

关键尺寸：硅片上的最小特征尺寸摩尔定律：每隔12个月到18个月，芯片上集成的晶体管数目增加一倍，性能增加一倍2、MOS器件中使用什么晶面方向的硅片，双极型器件呢？请分别给出原因。

MOS：<100> Si/SiO2界面态密度低；双极：<111> 生长快，成本低3、倒掺杂工艺中，为形成p阱和n阱一般分别注入什么离子？为什么一般形成P阱所需的离子注入能量远小于形成n阱所需的离子注入能量？PMOS管一般做在p阱还是n阱中？P阱：注B；N阱：注P。

B离子远比P离子要轻，所以同样注入深度，注P所需能量低PMOS管做在n阱中4、解释质量输运限制CVD工艺和反应速度限制CVD工艺的区别，哪种工艺依赖于温度，为什么LPCVD淀积的薄膜比APCVD淀积的薄膜更均匀？质量输运限制CVD：反应速率不能超过传输到硅片表面的反应气体的传输速率。

反应速度限制CVD：淀积速度受到硅片表面反应速度的限制，依赖于温度。

LPCVD工作于低压下，反应气体分子具有更大的平均自由程，反应器内的气流条件不重要，只要控制好温度就可以大面积均匀成膜。

………密………封………线………以………内………答………题………无………效……5、解释为什么目前CMOS工艺中常采用多晶硅栅工艺，而不采用铝栅工艺？多晶硅栅工艺优点：1、通过掺杂得到特定电阻2、和二氧化硅更优良的界面特性3、后续高温工艺兼容性4、更高的可靠性5、在陡峭的结构上的淀积均匀性6、能实现自对准工艺6、现在制约芯片运算速度的主要因素在于RC延迟，如何减少RC延迟？办法：1、采用电导率更高的互连金属，如Cu取代Al2、采用低K质介质取代SiO2作为层间介质7、列出引入铜金属化的五大优点，并说明铜金属化面临的三大问题，如何解决这些问题？优点：1、电阻率减少，RC延迟减少2、减少功耗3、更高的集成密度4、良好的抗电迁移特性5、更少的工艺步骤问题：1、铜的高扩散系数，有可能进入有源区产生漏电2、不能采用干法刻蚀3、低温下很快氧化办法：采用大马士革工艺、增加铜阻挡层金属8、解释什么是硅栅自对准工艺，怎么实现以及有何优势。