基于Verilog的DDS设计与显示

硬件描述语言课程设计题目：基于Verilog的DDS设计与显示学院：自动化工程学院专业：信号与信息处理年级：2012级姓名：黄山2013年1 月19 日1.设计要求设计一个DDS 信号发生器，能够产生三角波，要求频率、相位可调。

实现VGA 显示波形和参数。

要求用DE2-70开发板完成。

设计要求：一、DDS 信号发生器设计要求：(1) 频率两档可调； (2) 峰峰值两档可调；二、VGA 波形和字符显示设计要求：(1) 用红色显示2个周期波形； (2) 在屏幕下方显示字符库。

2.设计原理及分析一）DDS 原理（以正弦信号为例）对于正弦信号发生器，它的输出可以用下式来描述：（１）其中，S OUT 是指该信号发生器的输出信号波形，f OUT 指输出信号对应的频率。

上式的表述对于时间t 是连续的，为了用数字逻辑实现该表达式，必须进行离散化处理，用基准时钟clk 进行抽样，令正弦信号的相位θ为tf out πθ2=（２）在一个clk 周期Tclk ，相位θ的变化量为clkout clk out f f T f /22ππθ==∆（３）为了对θ∆进行数字量化，把2π切割为2N 由此，每份clk 周期的相位增量θ∆用量化值（４） 且θ∆B 为整数。

sin(2)=sin()out out S A f t A πθ=22NB θθπ∆∆≈⋅2Nout CLKf B f θ∆≈⋅（５）显然，信号发生器的输出可描述为：（６）其中θK-1指前一个clk 周期的相位值，同样得出（７）由上面的推导可以看出，只要对相位的量化值进行简单的累加运算，就可以得到正弦信号的当前相位值，为用于累加的相位增量量化值θ∆B 决定了信号的输出频率f OUT ，并呈现简单的线性关系。

直接数字合成器DDS 就是根据上述原理而设计的数控频率合成器，主要由相位累加器、相位调制器、正弦ROM 查找表、和DAC 构成。

如图1中相位累加器、相位调制器、正弦ROM 查找表是DDS 结构中的数字部分，由于具有数控频率合成的功能，可称为NOC(Numerically Controlled Oscillators)。

BK0BK1BK2BK3BKI0BKI1BKI2BKI3Q0MULTA幅值输入Q图1 DDS 信号发生器结构二）VGA 显示原理常见的计算机显示器有CRT （ Cathode Ray Tube ，阴极射线管）显示器和液晶显示器，本次设计针对CRT 显示。

CRT 中的阴极射线枪发出电子束打在涂有荧光粉的荧光屏上，产生RGB 三基色，合成一个彩色像素。

用逐行扫描的方式显示图像。

扫描从屏幕左上方开始，从左到右，从上到下，进行扫描。

每扫完一行，电子束回到屏幕的左边下一行的起始位置，在这期间，CRT 对电子束进行消隐，每行结束时，用行同步信号进行行同步；扫描完所有行，用场同步信号进行场同步，1sin(+)k outk S A B B θθ-∆=Nk θπθB k2211∙=--并使扫描回到屏幕的左上方，同时进行场消隐，预备下一场的扫描。

图2 扫描轨迹其中蓝色– 行正程，红色 – 行逆程；正程显示（实线），逆程消隐（虚线）1.VGA 显示标准VGA 标准共有5个信号：R （红色）、G （绿色）、B （蓝色）、HS （行同步）、VS （场同步）支持640*480分辨率图3 VGA 显示标准（行）表1 行扫描时序行扫描时序（单位：像素，即输出一个像素的时间）Ta Tb Tc Td Te Tf Tg 时间 9640864088800正程轨迹图场逆程扫描轨迹图4 VGA显示标准（场）表2 场扫描时序场扫描时序（单位：行，即输出一行的时间）Ta Tb Tc Td Te Tf Tg 时间225848082525VGA显示标准时钟频率：25.175MHz（输出像素的频率）行频：31469Hz场频：59.94Hz （每秒图像刷新频率, 约60Hz）2.时序处理分别将场同步信号和行同步信号做时间近似处理表3 对行同步做近似处理行扫描时序（单位：us）Ta Tb Tc Td Te Tf Tg时间 3.8 1.60.325.40.30.3前项之和5.7us26us表4 对场同步做近似处理场扫描时序（单位：行）Ta Tb Tc Td Te Tf Tg时间225848082525作近似处理2忽略480忽略482这样，便可通过计数分频得到行同步信号和场同步信号。

下面以开发板的50Mhz 时钟信号为例，得到32Khz的行同步信号和64hz的长同步信号图5 时序处理图三）波形显示原理要显示波形，需要将波形数据存入存储器（简称wave_RAM ）。

wave_RAM 中可以写入读出波形数据。

下面将以幅值为256的正弦波为例，阐明波形显示原理。

图6 波形显示结构图每个时钟沿到来，从存储器中读出一个数，通过判断x_cnt 与addr 的关系以及y_cnt 与data 的关系是否满足条件，控制屏幕上以x_cnt 和y_cnt 为坐标的像素点的颜色值。

其中，x_cnt 与addr 的关系以及y_cnt 与data 的关系如下图7所示。

图7 波形显示像素位置与存储器地址之间关系x_cnt 与存储器地址对应；若高度等于数据值，则该处颜色为红色。

关键算法如下：若在(m,n)处开始显示波形26分频2分频482分频50Mhz 25Mhz31Khz 64hz clk vga_clk HS VS 系统时钟像素时钟行同步信号场同步信号当x_cnt=m时，addr=0若y_cnt=n-data，则rgb=010;当x_cnt=m+1时，addr=1若y_cnt=n-data，则rgb=010;… …当x_cnt=m+i时，addr=i若y_cnt=n-data，则rgb=010;四）字符显示原理要显示字母、数字、符号、汉字等，需要自建字库（以后简称Char_ROM）。

Char_ROM中存放字模数据。

字模尺寸自行设定，例如英文字母、数字等可设置为16行*8列像素，汉字可设置为16行*16列像素。

图8 字符库端口图1.字模库设计以16行*8列的字模1的设计及存储为例。

图9 字模库设计举例字库容量：地址线与所有字符所占列数（决定于字符数量）有关，数据线与一个字符所占行数有关。

该例中数据线位数为16bit,地址为2bit。

2.字符显示思路：1）确定屏幕显示起始位置，屏幕显示起始位置由行列计数值决定。

2）求Char_ROM地址Char_ROM起始地址由所要显示的字符决定（可将地址用宏定义的方法与字符关联）。

3）读取该地址对应的数据4）确定数据位和像素位置的关系数据位和像素位置的关系由行计数值、起始行数、字符所占行数决定。

5）显示颜色，RGB 赋值若数据为1，则对应位置上的RGB 赋值为字符色，否则RGB 值赋值为背景色。

至此，DDS 及VGA 显示的原理介绍结束，下面开始进行系统设计及程序编写仿真。

三、系统设计实现由于实验时间有限，在实际设计时并未对所生成波形做移相与改变幅值的处理，整体设计思路如下图10所示。

Sin_ROM计数分频计数分频Char_ROM条件判断赋值条件判断+DQ>>>频率字vga_clkNNMaddraddrcharRGBHSVS xccclk字符输出DDS 发生器，波形输出图10 系统设计思路一） 参数设计本次实验中所生成的正弦波共采样256个点，存储器采用8位地址线，数据为16bit 。

设N 为18位，M 为地址线位数为8位，频率字θ∆B =（000000010000000000）2，则当输入时钟为vga_clk=25Mhz 时，由DDS 原理部分公式可推知当输出DDS 输出频率f OUT =100Khz 。

由于显示屏幕大小为640*480，需要显示两个周期的波形共256*2=512个点，设置屏幕显示横向范围为50到561，纵向范围为100到300；字符显示范围为横向50到305，纵向310到325。

二） 各模块实现程序及仿真结果1.DDS模块程序如下：module DDS1(CLK ,CTR,Q);input CLK;input CTR;//input [17:0] BK0; //频率设置字//input [3:0] A; //幅值设置字//input [2:0] BKI0; //初相位设置字output [7:0] Q; //DDS数字量输出wire [17:0] BK0;wire [17:0] BK1;wire [17:0] BK2;wire [17:0] BK3;wire [7:0] addr;wire [7:0] Q0;wire [7:0] Q1;reg [7:0] Q2;assign BK0=17'b000000010000000000;assign BKI2 = BK2[17:10];//取N位的高M位DFF32 DDF1 (CLK,BK0,BK1);ADD ADD1(CLK,BK1,BK2,BK3);DFF32 DDF2 (CLK,BK3,BK2); //相位累加器ROM10 ROM1 (BKI2,CLK,Q0);//正弦ROM查找表ROM10tri ROM2 (BKI2,CLK,Q1);always @(posedge CLK)if (CTR) Q2 <= Q0;else Q2 <= Q1;assign Q = Q2;endmodule仿真结果如下图11所示图11 DDS模块仿真结果2.vga显示模块module ddsvga (vga_clk,clk,hs,vs,blank_n,red, green, blue, sync_n);input clk;output hs,vs;output blank_n;output[9:0] red;output[9:0] green;output[9:0] blue;output sync_n;output vga_clk;wire r,g,b;wire [3:1] grb;wire vs,hs,sync_n_r;wire fclk,cclk;wire clk_div;wire [7:0] addr;wire [7:0] data;wire [4:0] addrchar;wire [15:0] datachar;integer i;reg [7:0] addr1;reg [4:0] addr1char;reg hs1,vs1;wire [8:0] y_cnt;reg [9:0] xcc;reg [5:0] fs;reg [4:0] cc;//hang tong bureg [8:0] ll;//chang tong bureg [3:1] grbp;div_2 div_2(clk,clk_div);ROMsin ROM(addr,clk,data);//testchar testchar(addrchar,clk,datachar);assign vga_clk=clk_div;assign grb[2]=(grbp[2])&hs1&vs1;assign grb[3]=(grbp[3])&hs1&vs1; assign grb[1]=(grbp[1])&hs1&vs1;always @(posedge clk) beginif (fs==53) fs<=0;else fs<=(fs+1'b1);endassign fclk=fs[5];always @(posedge fclk) beginif (cc==29) cc<=5'b00000;else cc<=cc+1'b1;endassign cclk=cc[4];always @(posedge cclk) beginif (ll==481) ll<=9'b0;else ll<=ll+1'b1;endassign y_cnt=ll;//生成行同步，场同步信号always @(cc or ll) beginif (cc>23) hs1<=1'b0;else hs1<=1'b1;if (ll>479) vs1<=1'b0;else vs1<=1'b1;endalways @( posedge vga_clk)if(blank_n)beginif(xcc==639) xcc<=0;else xcc<=xcc+1'b1;endelse xcc<=0;always@(xcc,y_cnt,data)beginif (xcc>=10'd200 && xcc<=10'd455) beginaddr1<=xcc-8'd200;if (y_cnt==9'd300-data) grbp<=3'b001;else grbp<=3'b000;endelsebeginaddr1<=3'b000;grbp <=3'b000;endend/****************/always @(posedge clk_div)beginif(y_cnt >= 9'd100 && y_cnt <= 9'd115)beginif (xcc == 10'd500)addr1char <= 0; //求地址else if (xcc >= 10'd501 && xcc <= 10'd516 )addr1char<=addr1char+1'b1;endendwire [3:0] dis_bit=10'd115-y_cnt;always @ (posedge clk_div) //数据位begingrbp<=3'b000;if (y_cnt>=9'd100 && y_cnt<=9'd115 && xcc>=10'd501 && xcc<=10'd516 ) beginif(datachar[dis_bit])grbp <= 3'b010; //RGB赋值else grbp <= 3'b000;endend/****************/assign addr=addr1;assign addrchar=addr1char;assign hs=hs1;assign vs=vs1;assign r=grb[2];assign g=grb[3];assign b=grb[1];assign blank_n=hs&vs;assign sync_n_r=1'b0;assign sync_n=sync_n_r;assign red={10{r&blank_n}};assign green={10{g&blank_n}};assign blue={10{b&blank_n}};endmodule最终显示结果如图12所示图12 结果显示。