基于FPGA的TCP IP协议设计与实现
基于TCPIP的网络聊天工具的设计与实现—毕业设计论文
基于TCPIP的网络聊天工具的设计与实现—毕业设计论文本章将介绍网络聊天工具的背景和意义，并概述论文的研究目的和方法。
网络聊天工具是一种实时通信工具，通过互联网连接用户，使得用户可以在不同地点进行文字、语音和视频的交流。
随着互联网的发展和智能手机的普及，网络聊天工具变得越来越重要。
它不仅改变了人们的交流方式，也改变了社交模式。
本论文的研究目的是设计和实现一种基于TCPIP协议的网络聊天工具。
TCPIP协议是互联网的基础协议之一，广泛应用于数据传输和通信。
通过基于TCPIP协议的设计，我们可以实现一个高效、稳定和安全的网络聊天工具。
论文的研究方法主要包括以下几个步骤：确定网络聊天工具的功能需求：分析用户对网络聊天工具的需求，包括文字、语音和视频交流等功能。
设计系统架构：根据功能需求，设计网络聊天工具的系统架构，包括客户端和服务器端的设计。
编码实现：根据系统架构，使用合适的编程语言和工具，进行网络聊天工具的编码实现。
测试和优化：对已实现的网络聊天工具进行测试，发现和修复潜在的问题，并对系统进行优化以提高性能和用户体验。
结果分析和总结：对网络聊天工具的设计与实现进行结果分析和总结，评估系统的优劣，并提出改进建议。
通过本论文的研究，我们将为用户提供一种高效、稳定和安全的网络聊天工具，满足用户对实时通信的需求，推动互联网通信技术的发展。
参考文献1参考文献2参考文献3网络聊天工具在现实生活和工作中的需求十分广泛。
它可以作为人们交流的重要工具，方便快捷地实现文字、语音和视频的沟通。
在进行需求分析时，我们需要深入调研和整理用户需求，以确保设计出一款满足用户期望的网络聊天工具。
一、现实生活中的需求社交需求：人们希望通过网络聊天工具与朋友、家人和同事保持联系，分享生活中的点滴，交流情感和心情。
商务需求：职场人士需要网络聊天工具来便捷地与同事、合作伙伴和客户进行沟通，共享文件、讨论项目进展等。
二、工作中的需求团队协作：团队成员需要网络聊天工具来实现实时的沟通与协作，提高工作效率。
基于tcp协议通信系统的设计与实现
基于TCP协议通信系统的设计与实现杨秀森（贵州师范大学机电学院电气工程及其自动化学号：0914********）摘要：通信协议（communications protocol）是指双方实体完成通信或服务所必须遵循的规则和约定。
协议定义了数据单元使用的格式，信息单元应该包含的信息与含义，连接方式，信息发送和接收的时序，从而确保网络中数据顺利地传送到确定的地方。
通信的底层通信是通过SOCKET套接字接口实现的。
当前的主流UNIX系统和微软的WINDOWS系统都在内核提供了对SOCKET字接口的支持。
使用这个统一的接口，可以编写一个可移植的TCP通信程序。
本文设计并实现了基于局域网内的简单即时通信系统，系统采用C/S模式，底层通信通过SOCKET套接字接口实现，服务器负责客户端的登录验证，好友信息的保存和心跳报文的发送。
客户端采用P2P方式实现消息传递，并能实现文件的传输。
本文首先讨论了同步套接字，异步套接字，多线程并发执行任务等；然后阐述了客户端、服务器如何使用XML序列化的消息进行通信。
关键词：TCP协议；通信协议系统；套接字；文件传输；C/S模式；The System Design and Implementation ofBased on TCP Protocol CommunicationYang Xiu Sen(Guizhou Normal University Institute of mechanical and electrical engineering and its automationnumber: 0914********)Abstract: Communication protocol ( communications protocol ) refers to both entities to complete communication or service must follow the rules and conventions. The protocol defines a data unit format, information unit should contain information and meaning, connection mode, information transmission and reception timing, thereby ensuring that the network data smoothly transmitted to determine places. Communication communication is through the SOCKET socket interface implementation. The current mainstream UNIX system and Microsoft WINDOWS system in the kernel provides to SOCKET interface support. Using the unified interface, can be prepared in a transplantable TCP communication program.This paper designed and implemented based on a simple LAN instant communication system, the system adopts C/S model, the underlying communication through the SOCKET socket interfaceimplementation, server for the client to login authentication, friends of information preservation and heartbeat message sending. Client using P2P mode to realize the information transmission, and can realize the file transfer. This paper first discusses the synchronization socket, asynchronous socket, multithreading concurrent execution of the task; and then describes the client, the server can use the XML serialization of news communication.Key words: TCP protocol; communication protocol system; socket; file transfer; C/S model;1 引言1.1 研究背景在计算机通信中，通信协议用于实现计算机与网络连接之间的标准，网络如果没有统一的通信协议，电脑之间的信息传递就无法识别。
基于FPGA的千兆以太网端口通信的设计
设计思路
设计需求：本次演示旨在设计一个具有十个端口的千兆以太网接口，以满足 高数据传输速率和多任务处理的需求。
设计原理：基于FPGA的十端口千兆以太网接口的设计原理是利用FPGA的并行 处理能力，将十个千兆以太网物理层（PHY）芯片与FPGA集成在一起，实现高速 数据传输。
逻辑实现：通过FPGA编程语言（如VHDL或Verilog）实现逻辑设计，完成十 个端口的千兆以太网接口的配置和管理。
另外，我们还需要定义一个以太网帧的发送模块。该模块包括一个外部存储 器接口、一个封装模块和一个曼彻斯特编码器。当需要发送一个数据帧时，外部 存储器接口会从存储器中读取数据并将其传递给封装模块。封装模块会将数据封 装成一个以太网
帧，然后将其传递给曼彻斯特编码器。曼彻斯特编码器会将数字信号转换为 模拟信号，以便在物理层上进行传输。
结论
基于FPGA的十端口千兆以太网接口的设计与实现具有重要的应用价值和优势。 在硬件设计中，通过选用高性能的PHY芯片和优化信号完整性分析等措施，提高 了数据传输的稳定性和可靠性。在软件设计中，实现了以太网协议栈和TCP/IP协 议，
并添加了异常处理机制。经过严格的测试和验证，设计的接口具有高性能、 高稳定性、高可靠性等特点，适用于各种需要多端口千兆以太网连接的应用场景。
我们将FPGA中的数据通过SGMII接口传输到以太网控制器中，或者将从以太 网控制器中接收到的数据传递给FPGA处理。
五、SPI接口设计
SPI接口用于在FPGA和外部存储器之间进行数据传输。在设计中，我们使用 了一种同步串行通信协议来实现数据传输。该协议使用一根时钟线和多根数据线 来传输数据，具有简单、高速和可靠等优点。我们将需要保存的数据通过SPI接 口存储到一个外部存储
基于fpga 的toe 系统设计与实现-概述说明以及解释
基于fpga 的toe 系统设计与实现-概述说明以及解释1.引言1.1 概述概述FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，它可以根据用户的需求进行灵活的逻辑电路重构。
TOE（TCP/IP Offload Engine）系统是一种通过硬件加速的方式来提高网络性能的解决方案。
本文将介绍基于FPGA的TOE系统的设计与实现。
随着互联网的普及和发展，网络通信已经成为人们生活中不可或缺的一部分。
然而，传统的软件实现方式在高速网络环境下往往无法满足大规模数据通信的需求。
为了克服这样的问题，TOE系统应运而生。
TOE系统通过将TCP/IP协议的处理功能从通用计算机系统中分离出来，并放置在专用硬件中，以提高网络数据包的处理能力。
而FPGA作为一种灵活、可重构的芯片，能够满足TOE系统中对于高性能、低延迟的硬件加速需求。
本文将分析FPGA技术的基本原理和特点，探讨TOE系统的设计原理以及FPGA在TOE系统中的应用。
通过对TOE系统的设计与实现进行总结与展望，将提供对于基于FPGA的TOE系统设计的理论和实践指导。
通过本文的研究，我们可以深入了解基于FPGA的TOE系统在优化网络性能方面的巨大潜力，以及其在适应未来高速网络发展的前景。
我们相信，基于FPGA的TOE系统将在未来网络通信领域发挥重要作用，并为网络性能的提升做出积极的贡献。
1.2文章结构文章结构部分的内容可以按照以下方式编写：1.2 文章结构本文分为引言、正文和结论三个部分。
引言部分概述了文章的背景和目的，提供了对整篇文章的整体理解。
首先，概述了基于FPGA的TOE系统设计与实现的主题，并简要介绍了TOE系统和FPGA技术的背景和重要性。
接着，给出了整篇文章的结构和章节划分，以便读者能够清晰地了解每个部分的内容。
最后，说明了本文的目的，即通过对FPGA在TOE系统设计与实现中的应用进行探讨，促进TOE系统的发展和未来的研究。
TCP_IP通信技术在XilinxFPGA上的实现
TCP/IP通信技术在Xilinx FPGA上的实现鲍兴川（国网自动化研究院/南京南瑞集团公司，江苏 南京 210003）摘 要：研究了TCP/IP通信协议栈在Xilinx 公司现场可编程门阵列FPGA上的实现，介绍了其软硬件的系统组成和原理，提出一种不需操作系统的TCP/IP协议栈的高效工作模式，并在Spartan 3 FPGA上移植成功，通过建立测试平台进行测试，证明其工作方式具有更高的通信性能，为水利水电自动化系统设备开发提供新的思路。
关键词：TCP/IP；通信技术；FPGA；Spartan 3E；IPCore；MicroBlaze中图分类号：TN92 文献标识码：A 文章编号：1672-3279(2007)02-0020-03第2期 2007年6月水利水文自动化Automation in Water Resources and HydrologyNO.2 Jun.,20070 前言由于IEC 61850已成为电力自动化系统及变电站通信网络唯一的国际标准，其成为国家标准已是大势所趋，水利水电行业的自动化及通信网络系统标准必将参照或照搬其标准。
IEC 61850推荐在变电站层与间隔层、间隔层与过程层之间均采用以太网通信技术，以保证高速可靠的数据传输。
这样以太网和其支撑软件TCP/IP 通信协议栈被大量应用在水利水电自动化和通信系统产品中也将成为必然，目前国内主要的水利电力产品开发厂家已或将开始着手研发符合IEC 61850的带双以太网接口的新型水利电力自动化产品。
目前美国Xilinx 公司的现场可编程门阵列FPGA 和32位CPU 技术已在水利水电自动化产品中得到广泛应用，但各设备之间大量使用的仍然是RS -485或CAN -bus 通信总线搭建的通信网络，本文从实际出发，以已在Xilinx FPGA 的MicroBlaze IPCore （俗称软32位CPU ）搭建的在片系统（System -on -Chip ）之上实现的TCP/IP 通信协议栈LWIP 为例进行说明，详细介绍其软硬件的系统组成和原理，阐述了FPGA 的片上系统配置，和其驱动层和协议栈层软件的结构，并给出部分关键源码，使其能部分符合IEC 61850标准，使水利水电行业很快涌现出更多的TCP/IP 通信协议栈符合IEC 61850标准的自动化产品，并在实际水利水电工程中得到应用。
基于FPGA的万兆以太网TCPIP协议处理架构
稿件编号：201909019
Engine）即 TCP/IP 卸 载 引 擎 ，TOE 技 术 采 用 硬 件 处
理 TCP/IP 协议，原本在网络协议栈中进行的 TCP 分
段、TCP 连接管理、检验和计算和检验等操作转移到
FPGA 中进行，以极小的硬件电路作为代价，大幅度
网 子 系 统 IP 核 将 万 兆 网 络 数 据 流 转 为 64bit AXI4-
1 系统设计
协议信息交于控制平面，由控制平面发出对各种网
CPU 处理高速网路数据流的问题。
Stream 数据流，通过包头检测与验证模块提取各层
CPU 资源占用率仅为 10%，光口有效数据吞吐率可达 9.034 Gbps。
关键词：万兆以太网；FPGA；TCP/IP 协议栈；TOE
中图分类号：TN30.14022/j.issn1674-6236.2020.09.018
文章编号：1674-6236（2020）09-0081-07
IP 协议处理架构。通过在处理架构中划分控制平面和数据平面，使各个逻辑电路模块的协同操
作，并结合高速的 I/O 处理和存储器处理，利用硬件实现了完整的 TCP/IP 协议栈，有效的解决了服
务器处理万兆网络流量的瓶颈问题。将所提出的架构应用于实际万兆以太网 TCP/IP 卸载板卡中，
其协议支持 ARP、ICMP、UDP、TCP 等，并且时延最低可达 0.288 μs，文件传输速率可达 933 MB/s，
作者简介：吴 惑（1995—），男，浙江宁波人，硕士研究生。研究方向：通信与信息系统，高数数字系统设计，网
络安全，网络协议。
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《电子设计工程》2020 年第 9 期
基于FPGA的TCP设计与实现
• 168•5 测试及分析5.1 测试项目测试按照硬件电路的两部分即光伏供电模块和自动调光LED 驱动模块分别测试。
首先测试LED 驱动部分，LED 负载为20颗0.06W 的LED 并联，单颗LED 的管压降约为3V ，总电流限制在400mA 以内，即单颗LED 最大电流限制在20mA 以内，测试环境光照强度为0lux 。
取一独立光源模拟环境光照强度，设置总光照强度保持在396lux 到404lux 之间。
设Vcon 为DAC 模块输出电压，室内总光照强度设定值为SDZ 。
5.2 实际测试结果及误差分析表4.1 参数测试结果1序号环境光照强度/luxDAC输出电压/V恒流源输出电流值/mA16 1.69359250 1.53193133 1.1524543100.398354000.214464500.13277750本模块测试使用GY-30光照度传感器模块、51单片机控制电路、恒流源驱动电路。
LED 负载为20颗0.06W 的LED 并联。
通过传感器检测，根据室内光照度自动调节LED 灯串的亮度。
表4.1、4.2分别为总光照强度设置在400lux 与450lux 时测得的控制电压量和输出电流值。
系统根据不同的室内照度，调节DAC 输出电压从而改变LED 光亮度。
由于室内照度计探头位置放置和光照度传感器有一定的偏差，故数据存在一定的误差。
即环境光照强度小于设定值时，根据计算公式计算DAC 输出电压与万用表显示电压基本吻合；环境光照强度大于设定值时，无论室内光照度值是多少，DAC 输出电压均为零，LED 不照明。
将实验数据与理论值进行比较，考虑一定误差的情况下，基本吻合。
表4.2 参数测试结果2序号环境光照强度/luxDAC输出电压/V恒流源输出电流值/mA16 1.9404250 1.713633133 1.3628943100.612754000.214464500.132777506 结论设计的光伏供电自动调光LED 驱动器，采用太阳能电池供电，能根据环境光照强度自动调节输出光照强度，使环境中的总体光照强度稳定在合适的光照强度下。
基于FPGA的UDP＿IP协议栈的设计与实现
第１３卷㊀第６期Ｖｏｌ．１３Ｎｏ．６㊀㊀智㊀能㊀计㊀算㊀机㊀与㊀应㊀用ＩｎｔｅｌｌｉｇｅｎｔＣｏｍｐｕｔｅｒａｎｄＡｐｐｌｉｃａｔｉｏｎｓ㊀㊀２０２３年６月㊀Ｊｕｎ．２０２３㊀㊀㊀㊀㊀㊀文章编号：２０９５－２１６３（２０２３）０６－０００７－０６中图分类号：ＴＰ３９３文献标志码：Ａ基于ＦＰＧＡ的ＵＤＰ＿ＩＰ协议栈的设计与实现商艳娟，徐卓汀，王成群（浙江理工大学信息学院，杭州３１００１８）摘㊀要：工业控制现场复杂性的提升增加了对数据传输性能的要求，为了提高工业控制现场设备之间数据传输的实时性和确定性，本文对ＴＣＰ／ＩＰ协议的基础架构进行研究，设计了一种ＵＤＰ＿ＩＰ网络通信协议栈，支持ＡＲＰ协议㊁ＩＣＭＰ协议以及ＵＤＰ协议通信；通过使用ＣｙｃｌｏｎｅＩＶ系列ＦＰＧＡ芯片和以太网ＰＨＹ芯片ＲＴＬ８２０１ＣＰ实现了各种网络协议通信㊂经过测试，验证本文设计的ＵＤＰ＿ＩＰ协议栈能够正确的发送和接收各种协议报文数据，设计灵活，具有较好的稳定性和较强的可移植性㊂关键词：ＦＰＧＡ；ＵＤＰ＿ＩＰ协议栈；ＵＤＰ协议；以太网ＤｅｓｉｇｎａｎｄｉｍｐｌｅｍｅｎｔａｔｉｏｎｏｆＵＤＰ＿ＩＰｐｒｏｔｏｃｏｌｓｔａｃｋｂａｓｅｄｏｎＦＰＧＡＳＨＡＮＧＹａｎｊｕａｎ，ＸＵＺｈｕｏｔｉｎｇ，ＷＡＮＧＣｈｅｎｇｑｕｎ（ＳｃｈｏｏｌｏｆＩｎｆｏｒｍａｔｉｏｎ，ＺｈｅｊｉａｎｇＳｃｉ－ＴｅｃｈＵｎｉｖｅｒｓｉｔｙ，Ｈａｎｇｚｈｏｕ３１００１８，Ｃｈｉｎａ）ʌＡｂｓｔｒａｃｔɔＴｈｅｉｍｐｒｏｖｅｍｅｎｔｏｆｔｈｅｃｏｍｐｌｅｘｉｔｙｏｆｔｈｅｉｎｄｕｓｔｒｉａｌｃｏｎｔｒｏｌｆｉｅｌｄｉｎｃｒｅａｓｅｓｔｈｅｒｅｑｕｉｒｅｍｅｎｔｓｆｏｒｄａｔａｔｒａｎｓｍｉｓｓｉｏｎｐｅｒｆｏｒｍａｎｃｅ．Ｔｏｉｍｐｒｏｖｅｔｈｅｅｆｆｉｃｉｅｎｃｙａｎｄｃｅｒｔａｉｎｔｙｏｆｄａｔａｔｒａｎｓｍｉｓｓｉｏｎａｍｏｎｇｄｅｖｉｃｅｓｉｎｉｎｄｕｓｔｒｉａｌｃｏｎｔｒｏｌｆｉｅｌｄ，ｗｅｃｏｎｄｕｃｔｄｅｔａｉｌｅｄｓｔｕｄｙｏｎｔｈｅｂａｓｉｃｓｔｒｕｃｔｕｒｅｏｆｔｈｅＴＣＰ／ＩＰｐｒｏｔｏｃｏｌａｎｄｐｒｏｐｏｓｅａｎｅｗＵＤＰ＿ＩＰｎｅｔｗｏｒｋｃｏｍｍｕｎｉｃａｔｉｏｎｐｒｏｔｏｃｏｌｓｔａｃｋｗｈｉｃｈｓｕｐｐｏｒｔｓＡＲＰｐｒｏｔｏｃｏｌ，ＩＣＭＰｐｒｏｔｏｃｏｌａｎｄＵＤＰｐｒｏｔｏｃｏｌｃｏｍｍｕｎｉｃａｔｉｏｎ．ＶａｒｉｏｕｓｎｅｔｗｏｒｋｐｒｏｔｏｃｏｌｃｏｍｍｕｎｉｃａｔｉｏｎｉｓｒｅａｌｉｚｅｄｂｙｕｓｉｎｇＣｙｃｌｏｎｅＩＶｓｅｒｉｅｓＦＰＧＡｃｈｉｐａｎｄＥｔｈｅｒｎｅｔＰＨＹｃｈｉｐＲＴＬ８２０１ＣＰ．ＴｈｅｄｅｓｉｇｎｅｄｐｒｏｔｏｃｏｌｓｔａｃｋｉｓｆｌｅｘｉｂｌｅｗｉｔｈｇｏｏｄｓｔａｂｉｌｉｔｙａｎｄｓｔｒｏｎｇｐｏｒｔａｂｉｌｉｔｙａｎｄｔｈｅｔｅｓｔｅｘｐｅｒｉｍｅｎｔｓｖｅｒｉｆｙｔｈａｔｔｈｅｄｅｓｉｇｎｅｄＵＤＰ＿ＩＰｐｒｏｔｏｃｏｌｓｔａｃｋｃａｎｃｏｒｒｅｃｔｌｙｓｅｎｄａｎｄｒｅｃｅｉｖｅｖａｒｉｏｕｓｐｒｏｔｏｃｏｌｍｅｓｓａｇｅｄａｔａ．ʌＫｅｙｗｏｒｄｓɔＦＰＧＡ；ＵＤＰ＿ＩＰｐｒｏｔｏｃｏｌｓｔａｃｋ；ＵＤＰｐｒｏｔｏｃｏｌ；ｅｔｈｅｒｎｅｔ基金项目：浙江省级重点研发计划（２０２１Ｃ０１０４７）；流程工业综合自动化国家重点实验室开放课题基金（２０２１－ＫＦ－２１－０６，２０２０－ＫＦ－２１－０９）㊂作者简介：商艳娟（１９９７－），女，硕士研究生，主要研究方向：物联网㊁工业互联网；徐卓汀（１９９８－），男，硕士研究生，主要研究方向：嵌入式与物联网技术；王成群（１９８１－），男，博士，讲师，主要研究方向：工业互联网㊁ＡＩ及其在行业中的应用㊂通讯作者：王成群㊀㊀Ｅｍａｉｌ：ｃｑｗａｎｇ＠ｚｓｔｕ．ｅｄｕ．ｃｎ收稿日期：２０２２－０６－２１０㊀引㊀言网络通信技术的快速发展，为大量数据的传输提供了可能［１］㊂总线按照传输数据的方式可以分为串行总线和并行总线㊂并行总线控制复杂，传输距离有限，串行总线设计简单，但是传输速率低［２］㊂以太网技术的发展克服了总线传输的缺点，接口速度快，传输的距离远，在复杂的工业控制系统中受到广泛应用［３］㊂传统的以太网在主控芯片内部编写以太网协议或者使用嵌入式处理器运行操作系统，在操作系统下完成协议的通信［４］㊂使用主控芯片和嵌入式处理器来实现以太网通信协议无法保证较高的数据传输实时性和确定性㊂使用现场可编程门阵列（ＦＰＧＡ，ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）实现数据的通信，因为通过硬件固化协议的处理逻辑，可以有效地提高数据传输系统的性能，ＦＰＧＡ芯片与物理层（ＰＨＹ，Ｐｈｙｓｉｃａｌ）芯片相连，连接结构简单，不需要外部设备驱动与大量的外围控制电路，可移植性强，系统集成度高［５］㊂基于综上的一些研究，本文设计了一款ＵＤＰ＿ＩＰ协议栈，将其移植到ＦＰＧＡ芯片中，使用以太网线将包含ＦＰＧＡ芯片和ＰＨＹ芯片的电路板与电脑相连，完成数据的传输㊂本设计具有以下功能：（１）实现ＡＲＰ请求和应答报文的发送，完成ＩＰ地址和ＭＡＣ地址的映射；（２）支持ＩＣＭＰ报文的ｐｉｎｇ操作；（３）实现ＵＤＰ回环通信㊂１㊀ＵＤＰ＿ＩＰ协议栈结构和功能ＵＤＰ＿ＩＰ协议栈模型是将开放式系统互联通信参考模型（ＯｐｅｎＳｙｓｔｅｍＩｎｔｅｒｃｏｎｎｅｃｔｉｏｎＲｅｆｅｒｅｎｃｅＭｏｄｅｌ，ＯＳＩ）７层结构简化成４层，从上往下分别是应用层㊁传输层㊁网络层㊁网络接口层，如图１所示㊂应用层支持ＳＭＴＰ㊁ＨＴＴＰ㊁ＴＦＴＰ等协议传输［６］；传输层包含ＴＣＰ协议和ＵＤＰ协议，ＴＣＰ协议是一种基于３次握手机制的可靠传输协议，ＵＤＰ是一种不可靠的传输协议，该协议实现简单，适用于低时延㊁数据量大的快速传输场景；网络层可以实现ＩＰ协议㊁ＩＣＭＰ协议通信，ＩＰ协议负责将数据报通过互联网发送出去，ＩＣＭＰ协议主要是采用错误侦测和回馈机制，为通信环境提供可能发生的问题反馈信息；网络接口层支持ＡＲＰ协议传输，将已知的ＩＰ地址解析成ＭＡＣ地址，使得交换机可以通过ＭＡＣ地址进行相应的通信㊂本文设计的ＵＤＰ＿ＩＰ协议栈可以实现ＡＲＰ请求㊁ＡＲＰ响应㊁ＩＣＭＰ响应㊁ＵＤＰ回环多种协议传输㊂S M T P 、H T T P 、T F T PT C P 、U D P I P （I C M P )A R P应用层传输层网络层网络接口层图１㊀ＵＤＰ＿ＩＰ协议栈参考模型Ｆｉｇ．１㊀ＵＤＰ＿ＩＰｐｒｏｔｏｃｏｌｓｔａｃｋｍｏｄｅｌ２㊀ＵＤＰ＿ＩＰ协议栈设计本文采用模块化的思想设计ＵＤＰ＿ＩＰ协议栈，整个ＵＤＰ＿ＩＰ协议栈由６个模块组成，分别是ＭＡＣ数据解析模块㊁ＩＰ数据解析模块㊁ＡＲＰ处理模块㊁ＩＣＭＰ处理模块㊁ＵＤＰ处理模块㊁ＭＡＣ数据封装模块，ＵＤＰ＿ＩＰ协议栈总体架构如图２所示㊂M A C 数据封装模块U D P 处理模块I C M P 处理模块A P P 处理模块I P 数据解析模块M A C 数据解析模块M A C 接口图２㊀ＵＤＰ＿ＩＰ协议栈总体架构Ｆｉｇ．２㊀ＯｖｅｒａｌｌａｒｃｈｉｔｅｃｔｕｒｅｏｆｔｈｅＵＤＰ＿ＩＰｐｒｏｔｏｃｏｌｓｔａｃｋ２．１㊀ＭＡＣ数据解析模块设计ＭＡＣ数据解析模块的作用是分离出ＡＲＰ报文和ＩＰ报文，在这个模块中使用异步先入先出队列（ＦｉｒｓｔＩｎｐｕｔＦｉｒｓｔＯｕｔｐｕｔ，ＦＩＦＯ）进行数据的跨时钟域处理，ＭＡＣ数据解析模块处理报文的流程图如图３所示㊂首先，调用异步ＦＩＦＯ的ＩＰ核，将接收的数据以及接收使能信号全部缓存进ＦＩＦＯ中；根据ＦＩＦＯ中存储数据的个数产生ＦＩＦＯ读使能信号，将数据和接收使能信号读出；根据读出的使能信号驱动计数器计数，当计数到相应的值时，解析在该值处接收的数据，该数据即是以太网协议类型；判断协议的类型是否为ＩＰ或ＡＲＰ协议类型，如果不是，直接丢弃该数据帧，如果类型值为０ｘ０８００，则判断该报文属于ＩＰ报文，如果类型值为０ｘ０８０６，则该报文属于ＡＲＰ报文，根据不同类型报文的判断结果，将数据送入不同的后级模块㊂将A R P 报文数据寄存将I P 报文数据寄存协议类型==0x 0800丢弃是是否协议类型==0x 0800或者0x 0806根据计数值，解析协议类型根据读出接收使能信号，计数器计数F I F O 缓存数据和接收使能信号开始结束否图３㊀ＭＡＣ数据解析模块流程图Ｆｉｇ．３㊀ＦｌｏｗｃｈａｒｔｏｆｔｈｅＭＡＣｄａｔａｐａｒｓｉｎｇｍｏｄｕｌｅ２．２㊀ＡＲＰ处理模块设计ＡＲＰ处理模块的主要功能是对接收的ＡＲＰ报文进行分析，更新ＡＲＰ缓存表，具体实现过程如图４所示㊂当上级ＭＡＣ数据解析模块将ＡＲＰ报文发送到ＡＲＰ处理模块后，对ＡＲＰ接收报文进行解析，得到ＡＲＰ报文中的操作码㊁发送方ＩＰ地址㊁发送方ＭＡＣ地址㊁接收方ＩＰ地址㊂当接收的操作码为１，８智㊀能㊀计㊀算㊀机㊀与㊀应㊀用㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀第１３卷㊀同时报文中的目的ＩＰ等于本地设置的ＩＰ，说明接收的是ＡＲＰ请求报文，将该报文中的发送方ＩＰ地址和ＭＡＣ地址寄存，用作ＡＲＰ缓存列表的更新值，同时还用于发送ＡＲＰ应答报文中目的ＩＰ地址和目的ＭＡＣ地址㊂当接收的操作码为２，同时报文中的目的ＩＰ等于本地设置的ＩＰ，判断接收的是ＡＲＰ应答报文，应答报文只需将报文中发送方ＩＰ地址和ＭＡＣ地址寄存，用来ＡＲＰ缓存列表信息的更新㊂图４虚线部分实现了ＡＲＰ列表的更新，本设计定义了一个数组存储ＡＲＰ信息，每当接收一个ＡＲＰ请求或者是ＡＲＰ应答报文时，定义的数组单元会更新ＩＰ地址和ＭＡＣ地址，每８条ＡＲＰ缓存满时，会自动覆盖之前的信息，进行下一轮的更新㊂另外，本设计还自定义了一个固定的目的ＩＰ地址，协议栈会自动地向这个自定义的目的ＩＰ地址主机定时发送ＡＲＰ请求报文㊂结束更新A R P 缓存更新A R P 缓存，提供A R P 应答发送使能操作码==1&&目的I P ==本地I P否是解析A R P 报文开始图４㊀ＡＲＰ处理模块流程图Ｆｉｇ．４㊀ＦｌｏｗｃｈａｒｔｏｆＡＲＰｐｒｏｃｅｓｓｉｎｇｍｏｄｕｌｅ２．３㊀ＩＰ数据解析模块设计ＩＰ数据解析模块有两个作用：将ＵＤＰ报文和ＩＣＭＰ报文分离；进行ＩＰ层校验和计算，检测接收报文的ＩＰ层是否正确，ＩＰ数据解析模块流程图如图５所示㊂由ＭＡＣ分离出的ＩＰ报文被送入ＩＰ数据解析模块，对ＩＰ报文的头部进行解析，得到上层协议类型，目的ＩＰ地址㊂在报文解析的同时，对ＩＰ的报头信息进行校验和计算，得到的正确值为１６ ｈｆｆｆｆ，如果校验和的计算不是该值，说明接收到的ＩＰ报文是错误的，丢弃该报文㊂根据报文解析的上层协议类型㊁目的ＩＰ地址㊁ＩＰ校验和来判断该报文是ＵＤＰ报文还是ＩＣＭＰ报文，将不同类型的报文数据使用存储器寄存，传输到接下来的ＩＣＭＰ处理模块或者是ＵＤＰ处理模块㊂结束U D P 报文存储I C M P 报文存储上层协议类型==0x 11&&目的I P ==本地I P &&校验和==16’h f f f f解析I P 报文开始否是图５㊀ＩＰ数据解析模块流程图Ｆｉｇ．５㊀ＦｌｏｗｃｈａｒｔｏｆＩＰｄａｔａａｎａｌｙｓｉｓｍｏｄｕｌｅ２．４㊀ＩＣＭＰ处理模块设计ＩＣＭＰ处理模块能够对ＩＣＭＰ请求报文作出响应，同时将接收的ＩＣＭＰ报文数据部分缓存，然后转发㊂在该模块中整个报文的处理过程经历３个不同的状态，如图６所示㊂当ＩＰ数据解析模块没有发送任何数据给ＩＣＭＰ处理模块时，该模块一直处于空闲状态，一旦接收到上级模块发送ＩＣＭＰ报文，ＩＣＭＰ报文接收开始使能信号跳变为高电平，状态跳转到接收状态；接收状态下，对接收的ＩＣＭＰ报文进行解析，得到ＩＣＭＰ报文的类型和代码值分别为０ｘ０８和０ｘ００，则接收的是ＩＣＭＰ请求报文，直到ＩＣＭＰ报文接收结束使能信号变为高电平时，状态跳转到发送状态，如果接收的是ＩＣＭＰ应答报文时，状态一直保持接收状态；接收状态下，另一个操作是使用同步随机存取存储器（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ，ＲＡＭ）存储报文，等到发送状态下取出报文数据部分内容，发送回电脑㊂等到发送的数据正好等于接收的数据长度时，ＩＣＭＰ报文发送结束信号跳变为高电平，由发送状态跳转到空闲状态，等待ＩＰ数据解析模块发送下一个ＩＣＭＰ报文㊂I D L ES E N DR E C E I V E发送结束使能信号为高电平接收开始使能信号为高电平接收结束使能信号为高电平图６㊀ＩＣＭＰ处理模块状态机图Ｆｉｇ．６㊀ＳｔａｔｅｏｆＩＣＭＰｐｒｏｃｅｓｓｉｎｇｍｏｄｕｌｅ２．５㊀ＵＤＰ处理模块设计ＵＤＰ处理模块完成ＵＤＰ报文的解析并且为发９第６期商艳娟，等：基于ＦＰＧＡ的ＵＤＰ＿ＩＰ协议栈的设计与实现送ＵＤＰ回包封装ＵＤＰ首部信息，整个ＵＤＰ处理模块状态跳转如图７所示㊂首先，如果ＩＰ数据解析模块没有发送任何ＵＤＰ报文，状态机一直会处于空闲状态，直到接收到有效的ＵＤＰ报文，ＵＤＰ报文接收开始使能信号跳为高电平，状态机随后跳转到接收状态；等到所有数据报文接收完成后，ＵＤＰ报文接收结束使能信号变为高电平，状态机跳转到计算ＵＤＰ校验和状态，等到校验和的计数器计数到９时，状态会跳转到发送状态；当发送的数据长度正好等于接收的数据长度时，ＵＤＰ报文发送结束使能信号变为高电平，表示发送完成，状态机跳转到空闲状态，等待ＩＰ数据解析模块传输下一个ＵＤＰ报文数据㊂在整个状态机跳转过程中，数据处于接收状态时，解析ＵＤＰ报文，得到目的端口号㊁源端口号㊁ＵＤＰ数据长度㊁发送方ＩＰ地址，为ＵＤＰ回环的实现提供目的端口号和源端口号㊂数据需要返回给发送端，必须将接收的ＵＤＰ数据缓存下来，调用一个同步ＲＡＭ的ＩＰ核进行数据的缓存㊂在ＵＤＰ报头校验和计算状态下，计算校验和为发送ＵＤＰ回包提供正确的ＵＤＰ校验和㊂I D L ES E N DR E C E I V EG E N _C H E C K S U M 接收开始使能信号为高电平接收结束使能信号为高电平校验结束使能信号为高电平发送结束使能信号为高电平图７㊀ＵＤＰ处理模块状态机Ｆｉｇ．７㊀ＳｔａｔｅｏｆＵＤＰｐｒｏｃｅｓｓｉｎｇｍｏｄｕｌｅ２．６㊀ＭＡＣ数据封装模块设计ＡＲＰ处理模块提取的目的ＩＰ和目的ＭＡＣ地址，ＩＣＭＰ处理模块重新打包的ＩＣＭＰ应答报文以及ＵＤＰ处理模块重新封装的ＵＤＰ报文都传入ＭＡＣ数据封装模块合流㊂具体选择返回哪一种协议报文在ＭＡＣ数据封装模块需要进行仲裁，具体的ＭＡＣ数据封装模块流程图如图８所示㊂首先，判断发送使能信号，如果是ＡＲＰ报文发送使能信号，还需要判断发送的是ＡＲＰ应答报文还是ＡＲＰ请求报文㊂如果ＡＲＰ应答报文发送使能信号为高电平，按照ＡＲＰ数据格式组帧整个ＡＲＰ报文内容；如果是ＡＲＰ请求发送使能信号为高电平，依照同样的组帧方式设置ＡＲＰ请求报文内容，传输到ＭＡＣ数据封装模块㊂ＡＲＰ报文前面再封装以太网首部信息，最终发送给目标主机㊂如果判断是ＩＰ报文发送使能信号为高电平，根据发送的上层协议类型，得到发送的报文是ＩＣＭＰ报文还是ＵＤＰ报文，如果协议类型是０ｘ１１，则表示发送ＵＤＰ报文，将ＵＤＰ处理模块传输过来的内容作为整个以太网帧的数据部分，如果协议类型是０ｘ０１，则表示发送ＩＣＭＰ报文，将ＩＣＭＰ处理模块传输过来的内容作为整个以太网帧的数据部分㊂以太网帧其他部分使用以太网首部以及ＩＰ首部信息填充㊂数据按照标准以太网协议帧封装完成后，可以将这些数据直接传输给ＭＡＣ接口，ＭＡＣ将这些数据传回给发送端㊂以太网帧和I P 帧封装U D P 报文以太网帧和I P 帧封装I C M P 应答报文A P P 应答发送信号==1协议类型==0x 11A R P 报文发送I P 报文发送开始A P P 发送使能信号==1以太网帧封装A P P 应答报文以太网帧封装A P P 请求报文结束否是是否否是图８㊀ＭＡＣ数据封装模块流程图Ｆｉｇ．８㊀ＦｌｏｗｃｈａｒｔｏｆＭＡＣｄａｔａｅｎｃａｐｓｕｌａｔｉｏｎｍｏｄｕｌｅ３㊀设计验证本设计在ＱｕａｒｔｕｓＩＩ１３．０软件中使用Ｖｅｒｉｌｏｇ语言编写整个ＵＤＰ协议栈代码，设计完成后使用ｍｏｄｅｌｓｉｍ仿真软件对整个ＵＤＰ＿ＩＰ协议栈进行功能验证㊂ＩＣＭＰ请求报文和应答报文的仿真时序图如图９和图１０所示㊂从图９可以看到两个报文发送的以太网协议类型都是０ｘ０８００，ＩＣＭＰ报文的首部符合协议数据的设定值，接收数据与发送数据是相同的，报文的结尾都是使用ＦＣＳ校验码封装，验证了本协议栈可以正确接收ＩＣＭＰ请求报文和发送ＩＣＭＰ应答报文；此外，关于ＡＲＰ协议和ＵＤＰ协议的接收和发送功能仿真验证也是正确的㊂０１智㊀能㊀计㊀算㊀机㊀与㊀应㊀用㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀第１３卷㊀图９㊀ＩＣＭＰ请求报文接收图Ｆｉｇ．９㊀ＩＣＭＰｒｅｃｅｐｔｉｏｎｄｉａｇｒａｍ图１０㊀ＩＣＭＰ应答报文发送图Ｆｉｇ．１０㊀ＩＣＭＰｍｅｓｓａｇｅｓｅｎｄｉｎｇｄｉａｇｒａｍ㊀㊀仿真验证后进行板级验证，使用ＣｙｃｌｏｎｅＩＶ系列ＦＰＧＡ芯片电路板㊂通过电脑发送不同的协议报文，然后使用ｗｉｒｅｓｈａｒｋ软件抓取电脑发送的报文以及接收的报文，验证ＵＤＰ＿ＩＰ协议栈设计的功能㊂当使用小兵以太网发送ＡＲＰ请求报文和ＡＲＰ应答报文时，ＡＲＰ报文测试结果如图１１所示㊂电脑每发送一个ＡＲＰ广播报文，板子会返回一个ＡＲＰ应答报文给电脑㊂当电脑发送ＡＲＰ应答报文给板子时，板子不会立即返回请求报文，但是本设计设置了一个电脑ＩＰ地址存储在ＡＲＰ处理模块，会定时发送ＡＲＰ请求报文给电脑㊂使用ｐｉｎｇ命令后，ＩＣＭＰ报文测试结果图如图１２所示，可以看到当发送一个ＩＣＭＰ请求报文，会传回一个ＩＣＭＰ应答报文㊂接收报文数据和发送报文数据内容完全相同，证明了接收的数据在协议栈中能够正确缓存并转发㊂图１１㊀ＡＲＰ报文测试结果图Ｆｉｇ．１１㊀ＡＲＰｐａｃｋｅｔｔｅｓｔｒｅｓｕｌｔ图１２㊀ＩＣＭＰ报文测试结果图Ｆｉｇ．１２㊀ＩＣＭＰｐａｃｋｅｔｔｅｓｔｒｅｓｕｌｔｄｉａｇｒａｍ㊀㊀为了评估本设计ＵＤＰ＿ＩＰ协议栈发送ＵＤＰ回环报文的性能，使用网络调试助手每１ｍｓ发送一次ＵＤＰ报文，测试的结果如图１３所示㊂发送ＵＤＰ报文次数达到１０万次，每一次的发送都能正确接收，说明本文设计的ＵＤＰ＿ＩＰ协议栈具有可靠稳定的传输性能，传回电脑的数据与电脑发送出去的数据是完全一致的，验证了数据能够在该协议栈内完成正确的数据接收和发送㊂图１３㊀ＵＤＰ报文测试结果图Ｆｉｇ．１３㊀ＵＤＰｐａｃｋｅｔｔｅｓｔｒｅｓｕｌｔｄｉａｇｒａｍ１１第６期商艳娟，等：基于ＦＰＧＡ的ＵＤＰ＿ＩＰ协议栈的设计与实现４ 结束语本文设计了一种基于ＦＰＧＡ的ＵＤＰ＿ＩＰ协议栈，ＩＣＭＰ报文和ＵＤＰ报文数据部分在该协议栈内完成了正确的缓存和转发，当发送ＡＲＰ报文时，在该协议栈内能够及时进行ＡＲＰ列表的更新㊂本设计具有良好的稳定性和可靠性，为高速以太网通信提供了一个很好的解决方案，有着广泛的应用前景㊂参考文献［１］武朋，黄虎，王兴．基于ＦＰＧＡ的ＴＣＰ／ＩＰ协议设计与实现［Ｊ］．软件导刊，２０１３，１２（５）：２２－２３．［２］朱明辉，司斌，张从霞，等．ＦＰＧＡ与８８Ｅ１１１１的千兆以太网接口设计［Ｊ］．单片机与嵌入式系统应用，２０１７，１７（３）：６０－６３，６６．［３］李勋，刘文怡．基于ＦＰＧＡ的以太网接口设计与实现［Ｊ］．自动化与仪表，２０１４，２９（５）：５７－６０．［４］董永吉，王钰，袁征．基于ＦＰＧＡ的万兆以太网ＵＤＰ＿ＩＰ硬件协议栈设计与实现［Ｊ／ＯＬ］．计算机应用研究：１－４［２０２２－０４－２５］．［５］韩剑南，胡辽林．基于ＦＰＧＡ和ＵＤＰ／ＩＰ协议的千兆网络图传系统［Ｊ］．计算机系统应用，２０１８，２７（３）：９９－１０４．［６］刘源，张刚．可靠ＵＤＰ协议栈的ＦＰＧＡ实现［Ｊ］．火力与指挥控制，２０１７，４２（７）：１３９－１４３．（上接第６页）文研究了基于该环境下的服务迁移问题，并对服务迁移过程中产生的计算成本㊁迁移成本和能耗建模，将迁移决策规划为部分迁移而非二元迁移，同时考虑了车辆移动性带来的问题㊂本文将服务迁移建模为ＭＤＰ问题，并提出了基于深度强化学习的服务迁移算法来降低服务的平均时延和能耗㊂实验结果表明，本文提出的算法在学习率为０．００５时能够较快达到收敛，并且与其他算法相比在２０ｋｍ／ｈ和６０ｋｍ／ｈ时分别有８．６％和１５．３％的性能提升，同时当移动速度处于６０ｋｍ／ｈ时，在能耗方面有１４．４％的优势㊂在未来工作中，将车辆加速度引入以预测用户驾驶车辆的移动意图，从而进行更精确的迁移决策㊂参考文献［１］ＡＢＢＡＳＮ，ＺＨＡＮＧＹ，ＴＡＨＥＲＫＯＲＤＩＡ，ｅｔａｌ．Ｍｏｂｉｌｅｅｄｇｅｃｏｍｐｕｔｉｎｇ：Ａｓｕｒｖｅｙ［Ｊ］．ＩＥＥＥＩｎｔｅｒｎｅｔｏｆＴｈｉｎｇｓＪｏｕｒｎａｌ，２０１８，５（１）：４５０－４６５．［２］ＢＩＪ，ＹＵＡＮＨ，ＤＵＡＮＭＵＳ，ｅｔａｌ．Ｅｎｅｒｇｙ－ｏｐｔｉｍｉｚｅｄｐａｒｔｉａｌｃｏｍｐｕｔａｔｉｏｎｏｆｆｌｏａｄｉｎｇｉｎｍｏｂｉｌｅ－ｅｄｇｅｃｏｍｐｕｔｉｎｇｗｉｔｈｇｅｎｅｔｉｃｓｉｍｕｌａｔｅｄ－ａｎｎｅａｌｉｎｇ－ｂａｓｅｄｐａｒｔｉｃｌｅｓｗａｒｍｏｐｔｉｍｉｚａｔｉｏｎ［Ｊ］．ＩＥＥＥＩｎｔｅｒｎｅｔｏｆＴｈｉｎｇｓＪｏｕｒｎａｌ，２０２０，８（５）：３７７４－３７８５．［３］ＺＨＡＮＧＱ，ＺＨＥＮＧＨ，ＺＨＯＮＧＺ，ｅｔａｌ．Ｅｎｅｒｇｙｍｉｎｉｍｉｚａｔｉｏｎｆｏｒｆｏｇｃｏｍｐｕｔｉｎｇ－ｅｎａｂｌｅｄｈｉｅｒａｒｃｈｉｃａｌｎｅｔｗｏｒｋｓｗｉｔｈｄｙｎａｍｉｃＴＤＤ［Ｃ］／／２０１９ＩＥＥＥ／ＣＩＣＩｎｔｅｒｎａｔｉｏｎａｌＣｏｎｆｅｒｅｎｃｅｏｎＣｏｍｍｕｎｉｃａｔｉｏｎｓｉｎＣｈｉｎａ（ＩＣＣＣ）．ＩＥＥＥ，２０１９：５９０－５９５．［４］ＷＡＮＧＫ，ＨＵＺ，ＡＩＱ，ｅｔａｌ．Ｊｏｉｎｔｏｆｆｌｏａｄｉｎｇａｎｄｃｈａｒｇｅｃｏｓｔｍｉｎｉｍｉｚａｔｉｏｎｉｎｍｏｂｉｌｅｅｄｇｅｃｏｍｐｕｔｉｎｇ［Ｊ］．ＩＥＥＥＯｐｅｎＪｏｕｒｎａｌｏｆｔｈｅＣｏｍｍｕｎｉｃａｔｉｏｎｓＳｏｃｉｅｔｙ，２０２０，１：２０５－２１６．［５］ＷＵＦ，ＬＩＸ，ＬＩＨ，ｅｔａｌ．Ｅｎｅｒｇｙ－ｔｉｍｅｅｆｆｉｃｉｅｎｔｔａｓｋｏｆｆｌｏａｄｉｎｇｆｏｒｍｏｂｉｌｅｅｄｇｅｃｏｍｐｕｔｉｎｇｉｎｈｏｔ－ｓｐｏｔｓｃｅｎａｒｉｏｓ［Ｃ］／／ＩＣＣ２０２１－ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＣｏｎｆｅｒｅｎｃｅｏｎＣｏｍｍｕｎｉｃａｔｉｏｎｓ．ＩＥＥＥ，２０２１：１－６．［６］ＳＩＮＧＨＳ，ＫＩＭＤＨ．Ｐｒｏｆｉｔｏｐｔｉｍｉｚａｔｉｏｎｆｏｒｍｏｂｉｌｅｅｄｇｅｃｏｍｐｕｔｉｎｇｕｓｉｎｇｇｅｎｅｔｉｃａｌｇｏｒｉｔｈｍ［Ｃ］／／２０２１ＩＥＥＥＲｅｇｉｏｎ１０Ｓｙｍｐｏｓｉｕｍ（ＴＥＮＳＹＭＰ）．ＩＥＥＥ，２０２１：１－６．［７］ＫＩＭＳ．Ｂａｒｇａｉｎｉｎｇｇａｍｅｂａｓｅｄｏｆｆｌｏａｄｉｎｇｓｅｒｖｉｃｅａｌｇｏｒｉｔｈｍｆｏｒｅｄｇｅ－ａｓｓｉｓｔｅｄｄｉｓｔｒｉｂｕｔｅｄｃｏｍｐｕｔｉｎｇｍｏｄｅｌ［Ｊ］．ＩＥＥＥＡｃｃｅｓｓ，２０２２，１０：６３６４８－６３６５７．［８］ＯＵＹＡＮＧＴ，ＺＨＯＵＺ，ＣＨＥＮＸ．Ｆｏｌｌｏｗｍｅａｔｔｈｅｅｄｇｅ：Ｍｏｂｉｌｉｔｙ－ａｗａｒｅｄｙｎａｍｉｃｓｅｒｖｉｃｅｐｌａｃｅｍｅｎｔｆｏｒｍｏｂｉｌｅｅｄｇｅｃｏｍｐｕｔｉｎｇ［Ｊ］．ＩＥＥＥＪｏｕｒｎａｌｏｎＳｅｌｅｃｔｅｄＡｒｅａｓｉｎＣｏｍｍｕｎｉｃａｔｉｏｎｓ，２０１８，３６（１０）：２３３３－２３４５．［９］ＶＵＴＴ，ＮＧＵＹＥＮＤＮ，ＨＯＡＮＧＤＴ，ｅｔａｌ．Ｏｐｔｉｍａｌｅｎｅｒｇｙｅｆｆｉｃｉｅｎｃｙｗｉｔｈｄｅｌａｙｃｏｎｓｔｒａｉｎｔｓｆｏｒｍｕｌｔｉ－ｌａｙｅｒｃｏｏｐｅｒａｔｉｖｅｆｏｇｃｏｍｐｕｔｉｎｇｎｅｔｗｏｒｋｓ［Ｊ］．ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＣｏｍｍｕｎｉｃａｔｉｏｎｓ，２０２１，６９（６）：３９１１－３９２９．［１０］ＡＬＢＯＮＤＡＨＤＲ，ＰéＲＥＺ－ＲＯＭＥＲＯＪ．ＡｎｅｆｆｉｃｉｅｎｔＲＡＮｓｌｉｃｉｎｇｓｔｒａｔｅｇｙｆｏｒａｈｅｔｅｒｏｇｅｎｅｏｕｓｎｅｔｗｏｒｋｗｉｔｈｅＭＢＢａｎｄＶ２Ｘｓｅｒｖｉｃｅｓ［Ｊ］．ＩＥＥＥＡｃｃｅｓｓ，２０１９，７：４４７７１－４４７８２．［１１］ＫＳＥＮＴＩＮＩＡ，ＴＡＬＥＢＴ，ＣＨＥＮＭ．ＡＭａｒｋｏｖｄｅｃｉｓｉｏｎｐｒｏｃｅｓｓ－ｂａｓｅｄｓｅｒｖｉｃｅｍｉｇｒａｔｉｏｎｐｒｏｃｅｄｕｒｅｆｏｒｆｏｌｌｏｗｍｅｃｌｏｕｄ［Ｃ］／／２０１４ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＣｏｎｆｅｒｅｎｃｅｏｎＣｏｍｍｕｎｉｃａｔｉｏｎｓ（ＩＣＣ）．ＩＥＥＥ，２０１４：１３５０－１３５４．［１２］ＴＡＮＧＺ，ＺＨＯＵＸ，ＺＨＡＮＧＦ，ｅｔａｌ．Ｍｉｇｒａｔｉｏｎｍｏｄｅｌｉｎｇａｎｄｌｅａｒｎｉｎｇａｌｇｏｒｉｔｈｍｓｆｏｒｃｏｎｔａｉｎｅｒｓｉｎｆｏｇｃｏｍｐｕｔｉｎｇ［Ｊ］．ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＳｅｒｖｉｃｅｓＣｏｍｐｕｔｉｎｇ，２０１９，１２（５）：７１２－７２５．［１３］ＷＩＬＤＭＡＮＪ，ＮＡＲＤＥＬＬＩＰＨＪ，ＬＡＴＶＡ－ＡＨＯＭ，ｅｔａｌ．Ｏｎｔｈｅｊｏｉｎｔｉｍｐａｃｔｏｆｂｅａｍｗｉｄｔｈａｎｄｏｒｉｅｎｔａｔｉｏｎｅｒｒｏｒｏｎｔｈｒｏｕｇｈｐｕｔｉｎｄｉｒｅｃｔｉｏｎａｌｗｉｒｅｌｅｓｓｐｏｉｓｓｏｎｎｅｔｗｏｒｋｓ［Ｊ］．ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＷｉｒｅｌｅｓｓＣｏｍｍｕｎｉｃａｔｉｏｎｓ，２０１４，１３（１２）：７０７２－７０８５．［１４］ＬＩＺ，ＸＩＡＮＧＬ，ＧＥＸ，ｅｔａｌ．ＬａｔｅｎｃｙａｎｄＲｅｌｉａｂｉｌｉｔｙｏｆｍｍＷａｖｅＭｕｌｔｉ－ＨｏｐＶ２ＶＣｏｍｍｕｎｉｃａｔｉｏｎｓＵｎｄｅｒＲｅｌａｙＳｅｌｅｃｔｉｏｎｓ［Ｊ］．ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＶｅｈｉｃｕｌａｒＴｅｃｈｎｏｌｏｇｙ，２０２０，６９（９）：９８０７－９８２１．［１５］ＢＥＬＬＭＡＮＲ．Ａｍａｒｋｏｖｉａｎｄｅｃｉｓｉｏｎｐｒｏｃｅｓｓ［Ｊ］．ＪｏｕｒｎａｌｏｆＭａｔｈｅｍａｔｉｃｓａｎｄＭｅｃｈａｎｉｃｓ，１９５７，６（５）：６７９－６８４．［１６］ＳＵＴＴＯＮＲＳ，ＢＡＲＴＯＡＧ．Ｒｅｉｎｆｏｒｃｅｍｅｎｔｌｅａｒｎｉｎｇ：Ａｎｉｎｔｒｏｄｕｃｔｉｏｎ［Ｍ］．ＭＩＴｐｒｅｓｓ，２０１８：４７２－４７５．２１智㊀能㊀计㊀算㊀机㊀与㊀应㊀用㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀第１３卷㊀。
数据采集系统中TCP_IP硬件协议栈的研究与FPGA实现
摘要数据采集系统广泛地应用于工业控制等诸多领域，随着精细化、智能化、多路采集的待测设备和场景越来越多，对采集传输系统的能力提出了越来越高的要求。
传统的货架数据采集系统很难满足特定的需求，而非标准产品的采集系统有很强的针对性，且价格昂贵、结构复杂，难以适用于普遍的采集应用场景。
因此，实现一个具备高性能、高灵活性和低成本的数据采集系统，是当前社会、工业发展的迫切需求。
随着集成电路与信息科学技术的快速发展，为数据采集系统的高性能、集成化设计提供了新思路。
借助网络卸载引擎思想，基于FPGA实现TCP/IP协议栈的逻辑设计，实现一种具备高传输速率、高可靠性、灵活性和低成本的以太网传输链路。
旨在研究基于硬件可编程器件实现软件协议硬件化的实施方案，为分布式数据采集领域的高速数据卸载和传输链路加速提供一种可行性方案。
本文首先结合数据采集系统和TCP/IP协议的功能特点，提出TCP/IP协议族裁剪方案，只保留保证数据高速传输和可靠性的必要协议。
采用分层处理、模块化的设计方法，按照“接收解析-数据处理-组帧发送”的顺序，实现了以太网TCP/IP协议通信的基本功能。
在此基础上，深入研究TCP关键技术，在FPGA中采用标准算法实现超时与重传；基于RAM设计TCP发送窗口；基于拥塞窗口包计数改进拥塞控制算法，让其在硬件逻辑处理和批量数据高速传输的过程中具备更高的调控效率。
除此之外，提出请求应答队列管理机制、校验和预计算算法、CRC32超前计算算法，提高网络数据的卸载和封装速率。
其次，基于真实的以太网通信数据编写测试激励源，建立全面的仿真。
结合仿真波形详细分析了TCP/IP协议栈的设计细节和功能实现，保证设计在逻辑上的正确性，为实际的测试和应用提供了大量的实例。
最后，搭建千兆以太网实物平台，测试结果表明，TCP/IP硬件协议栈的ARP 应答，ICMP回显应答，UDP数据接收与发送，TCP服务器的连接建立、数据通信、连接终止、超时重传与恢复等功能均正确实现。
基于FPGA的WEB服务器设计
FPGA课程设计题目：基于FPGA的WEB服务器设计与实现摘要设计并实现了基于FPGA 的嵌入式WEB服务器, 简单介绍了SOPC技术及构建方法和嵌入式WEB服务器;论述了该WEB服务器硬件和软件设计过程,在FP GA中以Nios II软核处理器为主控制器,实时多任务操作系统μC/ OS-II为软件运行平台,Niche st ack TCP/ IP为应用层通信协议;外扩Flash、SRAM、SDRAM 存储器芯片和网络控制芯片,用户在IE浏览器中通过文件系统可以浏览存储在FL AS H芯片中的网页,由于CPU本身是以软核的方式实现,其功能可根据需要进行定制,非常灵活;设计具有灵活、集成度高、开发周期短等优点;设计实现的基于FP GA的嵌入式WEB服务器能够达到预期的效果。
关键词 : FPGA ; SOPC;嵌入式Web ; Nios II ; μC/ OS - II ; Niche stack TCP/ IPAbstractEmbedded web server is designed and implemented based on FPGA. SOPC techno logy’s features and its construction method and embedded web server are briefly introduced. Subsequently implementation of embedded web server is detailedly discussed in terms of hardware and software, thereinto uses NiosII soft intellectual property processor as primary controller in FPGA , real-time multitasks operating system μC/OS-II as running platform of application software , and Niche stack TCP/ IP as communication protocol of application layer . Foreign expansion Flash, SRAM ,SDRAM memory chips. Consumers can use IE to browse over web page which is stored in Fl ash through the file system. The function of the system can be customized according to different requirement , because CPU is configured by soft IP , it’s constitute is very flexible , it has many advantages such as flexible design , optimum scale integration and short period of development . Experiment result s show that it can implemented all functions perfectly.Key words :FPGA ; SOPC ; embedded Web; NiosII ;μC/ OS - II ; Nichestack TCP/IP摘要 (I)Abstract (I)第一章绪论............................................................................................................. - 1 -1.1 选题背景.................................................................................................... - 1 -1.2设计要求..................................................................................................... - 1 -1.3实现方法..................................................................................................... - 2 -1.3.1硬件法.............................................................................................. - 2 -1.3.2软件法.............................................................................................. - 2 - 第二章设计方案概述............................................................................................. - 3 -2.1硬件设计..................................................................................................... - 3 -2.2软件设计..................................................................................................... - 5 - 第三章相关原理..................................................................................................... - 6 -3.1三速以太网设计......................................................................................... - 6 -3.2实时操作系统............................................................................................. - 7 -3.3 μC/OS-II在NiosII中的移植 ................................................................. - 7 -3.4 TCP／IP协议栈......................................................................................... - 8 -3.5 NicheStack TCP/IP协议栈的移植 .......................................................... - 10 - 第四章系统设计................................................................................................... - 11 -4.1硬件系统设计........................................................................................... - 11 -4.1.1NiosII处理器系统构建 ................................................................. - 11 -4.1.2设置基地址和中断........................................................................ - 16 -4.1.3配置NiosII系统 ........................................................................... - 17 -4.1.4生成NiosII系统 ........................................................................... - 17 -4.2软件系统设计........................................................................................... - 18 -4.2.1μC/OS-II移植过程....................................................................... - 18 -4.2.2 NicheStack的初始化 .................................................................... - 18 -4.3调试运行................................................................................................... - 21 -第一章绪论1.1 选题背景随着Internet的发展，各种设备与Internet相结合已成为了一种发展趋势。
基于FPGA的TCP IP协议设计与实现
基于FPGA的TCP/IP协议设计与实现摘要：以FPGA（现场可编程逻辑门阵列）为控制中心，实现了网络接口芯片的时序控制，进而搭建一种百兆以太网的高速数据传输平台。
实践证明，此平台具有良好的接口扩展性，更便于同计算机进行连接。
此外，此平台拥有较高的数据吞吐率，能够达到接近100Mb/s 的以太网极限吞吐率。
关键词：FPGA；以太网；TCP/IP协议；DM90000、引言随着网络通信技术的飞速发展，越来越多的测试仪器需要将大量数据传送给终端计算机进行解析处理，抑或从PC机传送大量数据给相应设备。
现在常用的数据传输方式（usb、总线）中，虽说数据传输的速率较快（可达400Mb/s），但是传输距离过短成为其不可避免的缺点。
而百兆以太网中点对点间的数据传送距离可达100m，如果借助交换机或者路由器等设备可以实现更远距离传输。
本文以FPGA 为基础，在硬件上完成简化的TCP/IP协议栈，用来获取必须的协议处理机能，实现三态以太网嵌入式系统设计。
1、系统硬件设计该系统以Altera公司的EPIC12型FPGA芯片作为中心控制单元，另外还需两片作为缓存数据用的SRAM，以太网接口芯片采用DM9000。
系统具体硬件框图如图1所示。
DM9000是一款全集成、功能强大、性价比高的快速以太网MAC控制器。
该芯片拥有一个通用处理器接口、10/1（）（）PHY、EEPROM 和16kB的SRAM。
DM9000支持8位、16位以及32位的接口访问内部存储器，可以支持不同型号的处理器。
该芯片的PHY协议层接口完全可以使用10MBps下的3/4/5类非屏蔽双绞线和100MBps下的5类非屏蔽双绞线，很好地对应IEEE 802.3u规范。
DM9000实现以太网媒体介质访问层（MAC）和物理层（PHY）的功能，其中包含MAC数据帧的组装/拆分与发送接收、地址的识别、CRC编码/校验、MLT-3编码器、接收噪声抑制、输出脉冲形成、超时重传、链路完整性测试、信号极性检测与纠正等。
FPGA的TCP／IP通信协议与Matlab通信系统研究
FPGA的TCP／IP通信协议与Matlab通信系统研究摘要：实现了一种全集成可变带宽中频宽带低通滤波器，讨论分析了跨导放大器-电容(OTA—C)连续时间型滤波器的结构、设计和具体实现，使用外部可编程电路对所设计滤波器带宽进行控制，并利用ADS软件进行电路设计和仿真验证。
仿真结果表明，该滤波器带宽的可调范围为1～26 MHz，阻带抑制率大于35 dB，带内波纹小于0．5 dB，采用1．8 V电源，TSMC 0．18μm CMOS工艺库仿真，功耗小于21 mW，频响曲线接近理想状态。
关键词：Butte关键字：FPGA 软核嵌入式外设动态显示片上系统O 引言近年来，随着信息技术的发展，网络化日加普遍，以太网被广泛应用到各个领域。
例如在数据采集领域，一些小型监测设备需要增加网络实现远程数据传输的功能，只要那些设备上增加一个网络接口并实现了TCP／IP协议，就可以方便地接入到现有的网络中，完成远程传输数据的相关功能，所以小型设备的网络技术一直是大家关注的焦点。
另一方面，随着单片FPGA的逻辑门数不断增大，人们开始考虑将整个嵌入式系统集成到单片FPGA来实现，于是2001年Altera第一次提出了可编程片上系统(SOPC)概念，并且推出了第一款嵌入式处理器软核Nios以及之后的第二代Nios II以及相应的开发环境，此后Xilinx也推出了MicroBlaze微处理器软核，之后，随着Altera的CycloneIII和StraTIx IV以及Xilinx的Spartan6和Virtex6等一系列大容量FPGA的推出，Xilinx于2009年正式提出了目标平台设计并且推出了相应的软件ISE 11，至此，嵌入式系统真正开始走向了片上系统，自然，这中间也包括了以太网的嵌入式片上系统。
Matlab是美国MathWorks公司提供的商业数学仿真软件，其中Simulink是Matlab中的一种可视化仿真工具，是一种基于框图的设计环境，可以实现数据的仿真和处理，它提供了一种快速、直接明了的方式，用户可以实时看到系统的仿真结果并且进行相应的数据处理。
Ethernet-IP核的设计和FPGA实现
Ethernet IP核的设计和FPGA实现随着网络通信技术和微电子技术的发展，日常生活中所遇到的设备的信息化和智能化不断加强。
而且，结构单一功能简单的设备已经不能满足使用者的需求。
这就使得设备的发展趋势朝着结构复杂化，功能多样化，高度集成化，高度智能化方向发展。
如今随着我国经济社会的发展，soc产品和嵌入式技术得到了广泛的推广和普及。
特别是随着国家提出物联网发展规划以来，Internet和消费电子的智能化迅速发展。
由此产生了嵌入式设备的联网问题。
本文就是基于这样的背景，采用Verilog HDL程序设计语言对Ethernet IP核进行编程设计，并以FPGA实现。
整个IP核的系统设计采用了Top-Down的设计思想。
在每个设计层次之上都可以把系统分为很多个功能模块，该层次的电路的硬件行为可以由这些功能模块来描述，同时下一层次的模块又描述这一层次的模块的行为。
整个设计过程使用Altera的工具软件Quartus II 13.0对Ethernet IP核各模块进行编译和综合，分析各模块的结构以及相互之间的关系，并采用ModelSim 10.1软件对部分模块进行功能仿真和功能分析，验证Ethernet IP核的功能。
在如今科学技术日新月异飞速发展的时代里，发展最快的领域当属电子科学与技术。
而在这一领域飞速发展的背后是以微电子技术为代表的半导体技术的快速发展来作为支撑和推动的。
尤其是随着微电子技术及其制造工艺的发展，使得芯片的集成度更高，设备的功能更加多样化。
这也就推动了各种消费电子，工业设备，环境监测仪器等的快速发展，如智能手机，平板电脑，车载导航仪，网络仪表，污染检测器等等。
这些设备都需要联网，也就都提出了连入网络的要求。
相对于嵌入式系统的RS232,RS485等串口通信接口相比，Ethernet技术更加普及通用，还能够连入Internet，具有明显的优势。
Ethernet极大的方便了人们的生活和生产。
基于FPGA的TCP段乱序重排设计与实现
设计应用TCP段乱序重排设计与实现锐，王银，杨宪伟，李治辉（中国电子科技集团公司第三十研究所，四川段乱序重排设计与实现，记录乱序报文起止序号，通过并行比较确定新收完成乱序重排。
该方法具有逻辑简单、硬件协议栈数据收发速率达到9.388 Gb/s。
协议栈；乱序重排Design and Implementation of TCP Segment Reordering Based on FPGAWANG Yin，YANG XianweiInstitute of CETC，Chengdu 610041Introduces the design and implementation of segment reordering in a TCP hardware stack based onnumber of segment are recordeddetermined by parallel comparison with the existing record，write the data into buffer with the sequence number asmethod has the advantages偏移和序号（Sequence Number，SN）等相关信息。
硬件协议栈乱序重排方法报文处理流程乱序重排功能在TCP接收模块内实现。
接收模块先提取报文的TCP头部信息，根据SN、长度及接收窗口信息判断报文是否有效，然后根据接收信息表所记录的已接收数据信息判断报文所携带数据相对位置，同时计算出新的接收信息表，最后将数据发送到缓存管理模块并写入缓存。
数据结构接收信息表数据结构如图2所示，其记录了下一个待接收的字节序号RCV.NXT和不连续数据块记RCV.FSN<i>，RCV.LSN<i>），其中i=[0,1,2]指示数据块序号，RCV.FSN<i>为数据块起始字节序First Sequence Number，FSN），RCV.LSN<i>为末尾字节序号（Last Sequence Number，LSN），如果对应数据块位置数据无效则FSN及LSN字段均置0。
tcp,ip协议,fpga
竭诚为您提供优质文档/双击可除tcp,ip协议,fpga篇一：tcp／ip协议的Fpga实现tcp/ip协议的Fpga实现基于Fpga实现tcp/ip协议，实现自动收发包，1g以太网速度达到900mbps。
有需求者，请联系qq：1014003606篇二：工业以太网协议栈Fpgaip核的实现冉冉红日的博客工业以太网协议栈Fpgaip核的实现随着物联网的广泛应用，在嵌入式系统中，越来越多的设备、传感器使用工业以太网作为通信媒介，因为工业以太网有着速度与安全可靠双重优势。
在较高端设备中，由于存在如dsp、aRm之类的处理器，指令代码运行处理速度很快，再有os进行管理，此时将以太网网卡芯片驱动程序和协议栈加入进来，比较简单方便，易于设备管理和功能更改，这种方案已经应用的非常成熟了。
在某些低端设备中，只有单片机作为处理器，如果还是像上述那样实现以太网的话，单片机的负荷势必会大大增加，对于与单片机相连的设备的实时性控制就会大大降低。
因此，在要加入以太网通信的设备中选用单片机作为处理器不是一种好方案。
除了单片机、dsp、aRm外，还有一种处理器也被广泛应用，那就是Fpga。
现在Fpga的功能越来越多，片内资源也越来越多。
像新出的alteRaFpga内部就已有aRm硬核，在alteRa的所有系列中都能实现软核cpu，此cpu的运行速度相比一般的单片机来说还要更快些。
但如果用它来管理tcp/ip协议栈，我觉得也就会像单片机一样，负载过重，就像让一个10岁的小孩挑50斤的担子一样。
此外，我个人觉得，软核cpu毕竟没有单片机稳定，在Fpga系统中，让软核cpu只做管理就好了，而像以太网协议栈的这样独立性强，又比较复杂的工作就由一个ip核来实现。
虽然这样的ip核实现起来不容易，但对于实时性要求高、数据传输速度要求高、稳定性要求高的设备，采用这种方案是非常好的。
因此，我想根据嵌入式设备的特点，简化tcp/ip协议栈的内容，实现嵌入式设备需要的功能，而不需要的就剔除掉。
基于FPGA的高速以太网接口设计和实现共3篇
基于FPGA的高速以太网接口设计和实现共3篇基于FPGA的高速以太网接口设计和实现1以太网是广泛使用的局域网（LAN）标准，其速度和带宽都非常高，不断发展和改进以满足用户需求。
在现代数据中心和云计算环境中，以太网已变得更加重要，因为它可以提供高速、低延迟和灵活性，使得多个系统之间的通信更加容易和高效。
为了满足这些需求，FPGA成为了一种重要的硬件平台，通过实现高速以太网接口，提供灵活的网络连接。
FPGA是一种可编程的硬件平台，集成了大量的可编程逻辑单元和DSP 资源，可以快速实现各种电路和系统。
基于FPGA的高速以太网接口设计具有以下优点：1. 速度高：基于FPGA的以太网接口可以支持高达40Gbps的数据传输速度，远远快于传统的以太网接口。
2. 低延迟：FPGA内部的可编程逻辑单元可以实现更快的数据处理，并且可以在硬件层面提供更快的响应时间，从而降低网络延迟。
3. 灵活性：FPGA具有可编程性和可重构性，可以根据需要进行实时调整和修改。
此外，FPGA可以通过工具链进行设计和优化，可适应各种硬件需求。
基于FPGA的高速以太网接口设计和实现需要经过以下步骤：1. 设计FPGA电路：使用Verilog或VHDL等硬件描述语言实现电路设计和仿真。
2. 选取以太网MAC：选择适合特定应用场景的以太网MAC，例如10G、25G、40G等。
3. 实现FPGA电路：在FPGA开发板中实现电路设计，FPGA的GPIO口可以与物理层器件、MAC等进行连接，形成完整的以太网接口。
4. 调试和测试：通过网络测试，验证以太网接口的工作状态和性能指标是否达标。
FPGA的以太网接口可以应用于许多领域，例如数据中心、高性能计算、视频监控等，提供高速、可靠的连接。
随着云计算和物联网的迅猛发展，基于FPGA的高速以太网接口设计将变得越来越重要，这将在未来的发展中起到至关重要的作用。
基于FPGA的高速以太网接口设计和实现2以太网是一种最常见的局域网（LAN）技术，它通过使用协议和设备实现计算机和其他设备之间的数据通信。
基于IP协议的FPGA万兆可靠互联通信设计与实现
基于IP协议的FPGA万兆可靠互联通信设计与实现宋宇飞;张俊杰;王凯;李家齐;薛子威;郑玥【摘要】近年来,云计算和大数据处理迅猛发展,现场可编程门阵列(field programmable gate array,FPGA)由于拥有独特的并行处理能力,已在大数据处理中得到广泛应用.而通信网络的好坏会直接影响大数据处理的性能,基于此提出一种基于IP协议的FPGA万兆可靠保序互联通信系统,基于三指针环形缓冲池以及并行序号管理实现线速万兆数据通信,利用硬件超时重传机制实现可靠数据通信.该系统与用户接口采用先进先出(first in first out,FIFO)队列方式,接口简单;采用IP协议进行通信,使得通信协议开销较小,具有良好的系统扩展性;实际传输速率可达9.33 Gbit/s.【期刊名称】《上海大学学报（自然科学版）》【年(卷),期】2015(021)005【总页数】9页(P570-578)【关键词】大数据;现场可编程门阵列;互联;通信【作者】宋宇飞;张俊杰;王凯;李家齐;薛子威;郑玥【作者单位】上海大学特种光纤与光接入网省部共建重点实验室,上海200444;上海大学特种光纤与光接入网省部共建重点实验室,上海200444;上海大学特种光纤与光接入网省部共建重点实验室,上海200444;上海大学特种光纤与光接入网省部共建重点实验室,上海200444;上海大学特种光纤与光接入网省部共建重点实验室,上海200444;上海大学特种光纤与光接入网省部共建重点实验室,上海200444【正文语种】中文【中图分类】TN914.34为了满足云计算[1]以及大数据处理[2]的发展需求,高性能计算(high performance computing,HPC)[3]变得越来越重要,现场可编程门阵列(field programmable gate array,FPGA)由于其灵活性、可编程性、拥有丰富的高速通信接口以及独特的并行处理能力[4],在高性能计算中得到了越来越广泛的应用.FPGA在HPC中一方面被用于数据处理、硬件加速[5],比如微软公司已经开始使用FPGA来代替CPU 作为数据中心的处理单元;另一方面作为节点之间的通信通道,例如天河一号超级计算机中使用了自定义的互联协议[6].而随着节点数目的增加,节点之间的通信性能将成为系统性能提升的瓶颈之一.在FPGA互联通信方面,Senouci等[7]提出了一种混合多处理器片上系统(multiprocessor system-on-chip,MPSoC),该系统采用嵌入式软件结构管理FPGA间的通信.Romoth等[8]介绍了一种能够实现信道自适应的FPGA互联通信结构.这些系统都是由处理器实现的,但由于嵌入式处理器性能不高,所以只能实现千兆以下互联通信数据传输.另一种高速通信方法为片上网络(network-on-chip,NoC)[9-10],Liu等[11]提出了一种灵活的可扩展的多FPGA仿真框架,可以用来验证和测试一个完整的片上系统,该框架中的多个仿真模块可以通过FPGA的千兆位级收发器(multi-gigabit transceiver,MGT)串行链路互连;Mühlbach等[12]针对复杂的网络应用提出了一种基于环的可扩展多FPGA系统平台,而且用户数据报协议/传输控制协议(user datagram protocol/transmission control protocol, UDP/TCP)[13]核也已在FPGA中实现.然而,NoC系统只能实现单电路板上的多块FPGA进行高速互联通信,大规模FPGA互联通信的实现依然非常困难.片上系统FPGA互联通信传输速率受限于片上处理器的工作频率(一般小于200 MHz),同时由于结构限制,不能实现大规模FPGA之间的高速数据通信.为了实现大规模FPGA之间的万兆可靠数据通信,本研究提出了一种基于IP协议的万兆可靠保序互联通信系统.本通信系统完全由硬件逻辑实现,因此能够实现10 Gbit/s线速的数据收发.同时,通信协议采用IP协议[14]来实现,包头开销小,带宽利用率高,并且系统可直接通过商用万兆交换机进行互联通信,具有较好的系统扩展性.基于IP互联的传输结构如图1(a)所示,多片FPGA之间采用IP协议通过万兆交换机进行通信,通信速率为10 Gbit/s.基于先进先出(first in first out,FIFO)队列的用户接口如图1(b)所示,FPGA互联模块与用户的接口采用队列进行信息传输.用户把待传输的数据加入发送队列中,由FPGA互联模块完成数据的IP协议封帧、线速传输以及超时重传等可靠通信机制,同时完成万兆以太网接收数据的线速保序接收,并把接收到的数据剥离IP帧头,形成接收队列供用户使用.为了便于用户使用以及简化接口设计,基于IP协议的FPGA通信对用户提供标准FIFO接口.如图1(b)所示,所有FIFO都是双时钟域FIFO,紧邻FPGA互联模块FIFO 处的时钟频率为156.25 MHz,紧邻用户端的时钟频率可以由用户根据应用层需要进行动态配置.发送和接收队列FIFO宽度均为65 bit(其中最高位用来指示本次发送或者接收数据的起始位置),能提供10 Gbit/s的数据吞吐率.发送队列FIFO:发送队列帧含义如图1(c)所示,其中usr info为用户提供的参考信息将通过万兆以太网透传到接收端,用户可以利用该信息对传输的数据进行分类和标识,length表示本次数据传输的长度(字节长度),其范围为1∼1 440字节,所定义的数据传输长度使得在一帧以太数据内能完成发送数据帧的传输,不需要对发送数据帧进行拆分和重组,简化了系统设计复杂度,IP address表示本次数据传输的目的IP地址,Data表示本次数据传输要传送的以太数据.从以上描述可以看出,发送数据接口定义比较简洁,便于用户调用和使用.接收队列FIFO:接收队列帧含义与发送队列相似(见图1(c)),其中usrinfo为发送端发出的用户信息,length表示本次数据传输的长度(字节长度),IP address表示本次数据传输的源IP地址,Data表示本次数据传输接收到的以太数据.从发送队列和接收队列的定义可以看出,本研究设计与实现的基于IP协议的万兆互联通道提供了一个开销较小的数据传输通道,其简洁的用户接口简化了系统设计和用户使用的复杂度.2.1 基于三指针环形缓冲池的线速通信机制由于发送方发送的数据需要经过万兆交换机以及万兆光纤物理通道,因此接收端在一段时间之后才能收到发送的数据(见图2).从图中可以看出,接收端在3个时间片后才开始接收数据,并对接收到的数据进行校验.如果接收到的数据没有错误,则向发送端发送应答ACK.同理,由于发送端与接收端之间有通信延迟,则该应答信号在第8个时钟片才能达到发送端.因此若要实现完全的流水线发送,则需要在发送端将已经发送出去的数据缓存起来,等收到接收方返回的应答ACK以后,再释放相应的缓冲区.缓冲区的大小需要与收发双方的通信延迟相匹配.2.1.1 三指针环形缓冲池设计为了实现所需的数据线速发送,本研究提出了一种基于三指针的环形缓冲池来缓存已经发送的数据(见图3),图中箭头方向表示指针的增量方向.整个缓冲池采用块方式进行存储,每一个块存储一个完整的已发数据帧.考虑到发送数据帧的长度小于2 KB,因此每一个块的大小为2 KB.缓冲池共有M=256个存储块,能够匹配收发双方大约331µs的通信延迟.存储池提供的信息如下.(1)头指针:表示未收到应答帧的第一个已发送数据缓冲区.当头指针对应的数据成功发送到接收方以后,接收方产生应答帧发给发送端;发送方收到该应答帧以后,则表示头指针指向的缓冲区数据已经成功发送到接收端;然后头指针自增1,指向下一个待确认的已发数据缓冲区.(2)尾指针:用户待发信息存储区起始指针.当用户发送队列有数据需要发送,则把待发送数据存储到尾指针指向的缓冲区,待发数据存储完毕,尾指针自增1.(3)当前发送指针:若缓冲池有数据要发送,则为该指针指向的缓冲区数据增加IP协议,并发送到万兆以太网络上.(4)空标志(Send_Buf_ Empty):环形缓冲池没有待发送数据(即当前指针与尾指针重合).(5)满标志(Send_Buf_ Full):环形缓冲池已经写满(即尾指针与头指针重合).2.1.2 线速发送结构及流程发送端线速传输的FPGA实现逻辑如图4的上半部所示,其线速通信方案依赖三指针环形缓冲池的存储控制,主要包括线速存储、线速读取以及线速封帧三大部分.存储、读取和封帧的操作依赖各自对应收发数据FIFO状态以及环形缓冲池的状态,三者之间相互独立,共同实现待发数据的线速通信.(1)线速存储:当发送缓存控制模块检测到待发信息队列有数据需要发送,且环形缓冲池能够容纳一帧以太数据(即Send_Buf_ Full无效)时,则从待发信息队列获取要发送的一帧数据,并把该帧数据线速存储到基于双端口存储器的环形缓冲池中;待该帧数据传输完毕,则向环形缓冲池发送传输完成信号Tsend ok;环形缓冲池一旦检测到Tsend-ok信号有效,则沿指针绕行方向把尾指针指向下一个缓冲区,从而实现待发信息的线速存储.(2)线速读取:发送传输控制模块一旦检测到环形缓冲池中有超过一帧的数据要发送(即SendBufEmpty信号无效),则从当前发送指针指向的缓冲区线速读取完整的一帧,并为该帧增加当前发送序号,然后将该帧写入发送数据FIFO;完整写入后,向环形缓冲池发送传输完成信号Send_finish;环形缓冲池一旦检测到该信号有效,则沿指针绕行方向把当前发送指针指向下一个缓冲区,从而实现了数据的线速读取.(3)线速封帧:当仲裁模块检测到发送数据FIFO、重发数据FIFO或发送应答FIFO有数据需要发送时,则通过仲裁从相应FIFO中读取一帧数据,并将该帧数据传送给IP封帧模块;IP封帧模块收到该帧数据后,为其添加相应的IP头信息,并将该帧封装成完整的以太帧;然后通过介质访问控制(media access control,MAC)和10Gbit/s以太网连接单元(ten-gigabit attachment unit interface,ⅩAUI)将该帧传送到物理信道上.线速存储、线速读取和线速封帧采用流水线结构,流水线级与级之间互相没有干扰,用户数据经过这三级线速流水线处理,被封装成完整的以太帧,并可实现线速发送到物理信道上. 2.1.3可靠线速通信的万兆以太网传输帧格式为了支持万兆线速可靠数据通信,基于IP协议通信的帧格式如图5所示.图中,类型:表示发送帧类型,包括数据内容帧(0x31)和数据应答帧(0x32);并发序号:对应当前发送指针指向的缓冲区编号,用于保序传输(详见2.2.2节);长度:表示有效的数据长度,以字节为单位;用户信息:由用户提供的信息,透传到接收端.该可靠通信协议基于IP层进行传输,包括通信头和通信内容两部分.从图中可以看出, IP协议通信头仅占用8字节,与传统的TCP首部20个字节相比,协议通信头开销减少了60%.帧类型有两类:①数据内容帧(0x31),与其对应的传输数据为图1(c)用户定义的待传数据;②数据应答帧(0x32),是指接收方收到内容帧后向发送方发送的应答帧,对应的传输数据暂时没有定义.为了满足以太帧的最小64 bytes的需求,同时减少应答帧占用网络的通信带宽,将传输数据长度设置为24 bytes.2.2 可靠通信机制2.2.1 数据通信丢包重传机制为了解决互联通信由于通道竞争以及带宽受限带来的丢包现象,本研究提出的逻辑实现方案增加了硬件超时重传功能,如图4中的发送传输超时控制模块.该模块在一定时间间隔内(与收发往返延迟相关,如1 ms)检测头指针是否发生变化,如果没有变化则意味着没有收到头指针对应缓冲区的应答帧,或者该缓冲区数据没有正确发送到接收方,则发送方重新发送头指针指向的缓冲区数据;该模块如果接收到了头指针对应的应答信号,则释放当前头指针指向的缓冲区,并把头指针移动到下一个缓冲区,同时把超时计数模块清零.如果重发多次(可设)仍然没有接收到应答信号,则放弃本次操作,并向上层应用汇报数据发送状况.2.2.2 保序传输机制系统的保序通信通过收发序号检测的方法来实现.当初始上电时,发送方和接收方的当前序号均默认为0,每成功发送或接收一次,当前序号加1,然后进行下一次发送或接收,直到当前序号达到M−1(此处M=256,与缓冲池的块数目相匹配),则下一次当前序号再次复原为0.发送传输控制模块为当前发送指针所指缓冲区的数据帧添加当前序号,并将该序号封装后,发给接收方;发送完成后,当前发送指针指向下一缓冲区,进行下一次发送.接收方存储控制模块收到来自以太网的信息后,首先将信息存储到接收队列FIFO中去,如果存储过程中接收队列的余量不能容纳一帧以太数据,则丢弃本次以太数据,等待发送方重发本次数据.读取控制模块若检测到接收队列FIFO非空(即Empty信号无效),则从接收队列FIFO中获取本次接收数据的接收序号.如果本次接收数据的当前序号与本地当前序号一致,则认为本次数据为要传输的数据,然后把该数据传输到用户接收缓冲区,并产生一个新的保序接收有效信号Seq_add_ ena,同时向发送方发送包含当前序号的应答数据.当接收序号控制模块检测到Seq_add_ ena信号有效时,则把本地当前序号自增1.如果接收序号与本地当前序号不一致,则认为此数据帧为非正常保序传输帧,丢弃该帧,等待发送方发送保序帧.本研究提出的基于IP协议的FPGA万兆可靠互联通信系统已在Xilinx Virtex 6lx550t FPGA上实现应用,对应的FPGA开发平台详细结构参见文献[15].为了测试系统工作稳定性,搭建了相应的测试平台,结构如图6所示,100块FPGA通过CiscoNexus 7000系列288口万兆交换机相连.每块FPGA内部由用户数据产生模块产生测试数据,由用户数据接收模块接收来自互联系统的数据.用户数据产生模块的启动、停止以及用户数据发送的目的IP也是由FPGA内部软核Microblaze来控制与实现的.除此之外,内部Microblaze能够收集上述两个模块发送和接收的数据总量,以评测系统通信的可靠性.为了支持大规模系统测试, Microblaze运行LWIP协议,使得控制中心PC可通过千兆交换机控制每一台FPGA.数据帧负载为1 024字节,经过长时间(1天)的测试,每一对收发FPGA通道的发送与接收数据量保持一致,验证了系统的通信稳定性和可靠性.图7为通过Xilinx Chipscope Pro Analyser抓包软件抓取到的测试过程中某一块FPGA上的内部逻辑信号,图中xgmii_ txd为发送的数据,xgmii_rxd为接收的数据.可以看出,发送端在并发模式下一次性连续发出多帧数据,接收端隔一段时间便会收到ACK帧.发送端数据帧占用139个时钟,帧间隙为10个时钟.由于万兆接口时钟为156.25 MHz,数据位宽为64,故数据传输速率为139/149×156.25 MHz×64 bit=9.33 Gbit/s,可见带宽利用率达到了93.3%,已非常接近理论传输速率10 Gbit/s.本系统在lx550t FPGA上的资源占用情况如表1所示.从表中可以看出,系统仅占用了少量的FPGA Slice资源和RAM资源.由于每块FPGA提供2个万兆接口,因此共使用了8个GTX高速串行收发器.系统共占用3个时钟资源,其中2个用于XAUI IP核产生156.25 MHz时钟,1个用于产生Microblaze使用的100 MHz时钟,即占用3个MMCM_ADV资源.本研究提出了一种可在FPGA上实现的大规模FPGA高速万兆可靠保序互联通信系统,采用基于IP协议的自定义协议,减小了包头开销,提高了带宽利用率.系统设计基于三指针环形缓冲池,通过分析收发两端通信延时,提出线速数据存储、线速数据读取及线速封帧方法;采用流水线处理结构实现了线速万兆数据传输;通过保序传输机制以及超时重传机制,确保了传输可靠性.系统实测数据传输速率可达到9.33 Gbit/s,并成功实现了100多个FPGA处理单元之间的万兆可靠互联通信.【相关文献】[1]秦秀磊,张文博,魏峻,等.云计算环境下分布式缓存技术的现状与挑战[J].软件学报,2013,24(1): 50-66.[2]陈如明.大数据时代的挑战、价值与应对策略[J].中国国际信息通信展专刊,2012(17):14-15.[3]李波,曹福毅,王祥凤.高性能计算技术发展概述[J].沈阳工程学院学报:自然科学版,2012,8(3): 252-254.[4]杨海钢,孙嘉斌,王慰.FPGA器件设计技术发展综述[J].电子与信息学报,2010(3):714-727.[5]张兴军,丁彦飞,黄一元,等.基于FPGA的动态部分可重构高性能计算实现[J].华中科技大学学报:自然科学版,2010,38:82-86.[6]朱小谦,孟祥飞,菅晓东,等.“天河一号”大规模并行应用程序测试[J].计算机科学,2012(3): 265-267.[7]Senouci B,Kouadri M A M,Rousseau F,et al.Multi-CPU/FPGA platform based heterogeneous multiprocessor prototyping:new challenges for embedded software designers[C]//The 19th IEEE/IFIP International Symposium on Rapid System Prototyping.2008:41-47.[8]Romoth J,Jungewelter D,Hagemeyer J,et al.Optimizing inter-FPGA communication by automatic channel adaptation[C]//2012 International Conference on Reconfigurable Computing and FPGAs(ReConFig).2012:1-7.[9]Mak T S T,Sedcole P,Cheung P Y K,et al.On-FPGA communication architectures and design factors[C]//International Conference on Field Programmable Logic and Applications. 2006:1-8.[10]韩高飞,杜慧敏,蒋林,等.基于FPGA的NoC验证平台的构建[J].电子设计工程,2010(3):90-93.[11]Liu Y,Liu P,Jiang Y,et al.Building a multi-FPGA-based emulation framework to support networks-on-chip design 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基于FPGA的TCP/IP协议设计与实现
摘要：以FPGA（现场可编程逻辑门阵列）为控制中心，实现了网络接口芯片的时序控制，进而搭建一种百兆以太网的高速数据传输平台。
实践证明，此平台具有良好的接口扩展性，更便于同计算机进行连接。
此外，此平台拥有较高的数据吞吐率，能够达到接近100Mb/s 的以太网极限吞吐率。
关键词：FPGA；以太网；TCP/IP协议；DM9000
0、引言
随着网络通信技术的飞速发展，越来越多的测试仪器需要将大量数据传送给终端计算机进行解析处理，抑或从PC机传送大量数据给相应设备。
现在常用的数据传输方式（usb、总线）中，虽说数据传输的速率较快（可达400Mb/s），但是传输距离过短成为其不可避免的缺点。
而百兆以太网中点对点间的数据传送距离可达100m，如果借助交换机或者路由器等设备可以实现更远距离传输。
本文以FPGA 为基础，在硬件上完成简化的TCP/IP协议栈，用来获取必须的协议处理机能，实现三态以太网嵌入式系统设计。
1、系统硬件设计
该系统以Altera公司的EPIC12型FPGA芯片作为中心控制单元，另外还需两片作为缓存数据用的SRAM，以太网接口芯片采用DM9000。
系统具体硬件框图如图1所示。
DM9000是一款全集成、功能强大、性价比高的快速以太网MAC
控制器。
该芯片拥有一个通用处理器接口、10/1（）（）PHY、EEPROM 和16kB的SRAM。
DM9000支持8位、16位以及32位的接口访问内部存储器，可以支持不同型号的处理器。
该芯片的PHY协议层接口完全可以使用10MBps下的3/4/5类非屏蔽双绞线和100MBps下的5类非屏蔽双绞线，很好地对应IEEE 802.3u规范。
DM9000实现以太网媒体介质访问层（MAC）和物理层（PHY）的功能，其中包含MAC数据帧的组装/拆分与发送接收、地址的识别、CRC编码/校验、MLT-3编码器、接收噪声抑制、输出脉冲形成、超时重传、链路完整性测试、信号极性检测与纠正等。
2、TCP/IP协议实现
2.1 TCP/IP协议
TCP/IP协议就是传输控制协议/互联网协议，它是一个真正实际的开放性通信协议规范，其开放式的特点使得计算机之间都可以通过此协议来完成数据的交换，而不管这些设备拥有不同的物理特性或者各自运行着不同的系统。
与其它网络协议相同，TCP/IP协议的开发也是分不同层次进行的。
与ISO开发的OSI模型相比，TCP/IP的四层模型显得更为灵活，原因在于它着重强调功能分布而不是功能层次的划分。
ARP协议负责IP地址与MAC地址之间的转换工作，IP协议实现网络层数据的封装工作以及路由功能，而TCP和UDP是运输层的协议，主要完成传输数据的封装、实现可靠稳定传送以及流量的监控。
ICMP是报文控制协议，它是一种辅助性协议，所具有的Ping功能可
以用来诊断网络性能。
在一个正常通信过程中，ARP/IP协议是必需的，而TCP/UDP实现一种即可。
在FPGA用硬件完成ARP＼P和UDP 比较简单，而TCP协议在连接时的握手机制、数据发送接收的校验机制以及流量的控制，实现起来较为复杂，因此从系统的复杂度来考虑，本文并没有实现TCP/IP协议，实现了相对较为简单的UDP协议。
2.2 系统模块构成
本系统的协议栈功能由网络控制模块、数据接收解析模块、ARP 应答发送模块、Ping应答发送模块、UDP发送模块和调度模块构成。
每个模块间相互的接口联系如图3所示。
因为每个模块都有分时访问DM9000接口总线的要求，所以必须要有一个调度模块执行中心控制工作，利用开始与结束信号来同步。
在接受到中断信号时，调度模块只有在总线空闲状态时才会开启接收模块，接收模块解析完MAC层数据包后会发送对应的请求讯号：ARP 应答请求、Ping应答请求，此时必需的应答参数也会输出。
在总线空闲时，调度模块会依据请求信号开启对应的应答模块进行工作。
接收模块在收到已定义端口UDP数据包后将有效数据写入SRAM中，供其它的应用模块使用。
2.3 DM9000接口控制
DM9000内部存储器由物理层寄存器、链路层寄存器和数据缓冲三部分组成，与该芯片进行的所有数据交换作都必须通过此三部分寄存器来完成。
为遵循DM9000接口时序规范，接口逻辑需分层设计，I/O读写模块位于最底层，第二层为物理寄存器读写，接下来是链路
层寄存器读写模块，而最上层是初始化模块，主要完成接口芯片内物理寄存器与链路寄存器的初始化工作，比如MAC地址、中断设置以及数据包过滤条件等等。
3、实验结果及系统性能分析
3.1 接收处理能力
在计算机端编写一死循环程序，用来发送有效数据大小为 1 400Byte的UDP数据包。
当PC端的发送软件运行后，网络传输速率可以达到98Mb/s，利用Ethereal能够看出，相邻的UDP数据包的间隔为10tLs～200tLs。
图4为抓取的FPGA引脚信号波形，通道1为DM9000接收的中断信号，通道2为FPGA接收处理开始及结束信号。
3.2 发送处理能力
如果系统以最大速率发送含有1400比特的UDP数据包，传送速率可以达到98Mb/s。
因为UDP未设计流量监控与确认功能，所以在编写应用软件的时候需要特别注意，必须加大Socket的缓冲区大小以及增加数据处理的速率，不然会出现数据丢失的现象。
3.3 系统扩展能力
因为本套系统的网络模块均是在FPGA上来实现的，占用的芯片资源很少，所以本系统可以与一些具体的应用模块在FPGA上共同实现，具体的应用模块可以利用本套系统来实现自身数据的发送或接收。
如果利用FPGA中多余的芯片资源来搭建一些常用的总线接口，并且同本系统连接起来，即可以构成一个基于以太网的数据接口转发单元。