本科优秀毕业论文(时钟数据恢复)

摘要

摘要

本论文主要提供了一种实用的方式从数据流中恢复时钟，并以此时钟来恢复出原始数据，并且设计产生系统自检所需的信号。

本设计基于如今已经非常成熟的FPGA技术，采用一种非常新颖的方法成功实现了从数据流中同步恢复出时钟，并且采用纯数字电路的方法，利用EDA平台设计出了恢复原始数据的译码电路，此外，本设计还实现了系统自检；设计从实际应用的角度出发，旨在解决现实生活中的车载电子设备的通信问题，切合实际，同时，对现有的时钟同步数据恢复的方法进行学习与改进。论文涵盖了模拟电路设计，数字电路设计，硬件编程，调试，软件仿真，逻辑综合各个方面，具有很大的现实意义。

关键词：时钟数据恢复，FPGA，锁相环，状态机

I

ABSTRACT

ABSTRACT

This paper aims at providing a practical method to recovery the clock transformed by the data stream, through which it can decode the original data stream and it can create the self-checking signal needed by the system.

My design succeeds to recovery the clock through the data stream based on the technology of mature FPGA and I achieve to design the decoding circuit by digital circuit on the platform of EDA. The research is from the practical point of view, aiming to solve communication problems in real life in-vehicle electronic devices. Also, we learn and improve on existing methods of clock and data recovery. The design contains analogy circuit design, digital circuit design, hardware programming, debug, simulation and logical synthesis and so on.

Key Words: Clock and Data Recovery, FPGA, PLL, State Machine

II

目录

第1章引言 (1)

1.1数据恢复的同步设计和系统自检的概况和发展现状 (1)

1.1.1时钟数据同步恢复电路的简介 (1)

1.1.2系统自检的简介 (2)

1.1.3时钟数据恢复电路的发展趋势 (2)

1.2时钟数据恢复电路以及系统自检的必要性和挑战 (3)

1.3本课题的研究目的和研究内容 (4)

1.3.1研究目的 (4)

1.3.2研究内容 (5)

1.3.3论文的结构安排 (6)

第2章传统的时钟数据恢复电路 (7)

2.1概述 (7)

2.2传统的时钟数据恢复电路的方法 (8)

2.2.1前馈相位跟踪型CDR (8)

2.2.2反馈相位跟踪型CDR (11)

第3章基于FPGA的时钟数据恢复电路 (16)

3.1设计任务概述 (16)

3.2各模块电路设计 (16)

3.2.1毛刺消除电路的设计 (16)

3.2.2时钟恢复电路的设计 (18)

3.2.3译码电路的设计 (24)

3.2.3.1有限状态机的介绍 (25)

3.2.3.2序列检测器的设计 (26)

3.2.3.3时钟数据恢复电路 (29)

第4章系统自检的设计以及电路中各个时钟的设计 (31)

III

4.1系统自检的设计 (31)

4.1.1自检信号序列发生器的设计 (31)

4.2时钟数据恢复电路中的时钟 (34)

4.2.1时钟数据恢复电路系统的总体电路图 (34)

4.3锁相环技术 (35)

4.3.1锁相环简介 (35)

4.3.1.1鉴相器 (36)

4.3.1.2环路滤波器 (36)

4.3.1.3压控振荡器 (37)

4.3.2锁相环倍频获得所需时钟信号 (37)

第5章结束语 (40)

参考文献 (41)

致谢 (42)

外文资料原文 (43)

外文资料翻译 (53)

IV

第1章引言

第1章引言

在高速串行数据通信中，为了节省开销，一般只传送数据信号而不传送与数据信号同步的时钟信号。这样，在接收端为了保证数据处理的同步，时钟等时序信息必须从数据中提取出来，继而利用该时钟对数据进行“重定时”来消除传输过程中积累的抖动，这一时钟提取和数据重定时的过程一般称为“时钟数据恢复”（CDR, Clock and Data Recovery）。高速CDR电路是高速数字通信中一个不可或缺的关键模块，种类繁多。传统的CDR电路包括时钟恢复(CR，Clock Recovery)电路和数据恢复(DR，Data Recovery)电路两部分，而数据恢复又可以细分为时钟数据相位调整(相位对准，phase alignment)电路[1]和数据采样判决电路。根据数据恢复(或数据采样)时，本地时钟与数据之间的相位关系及其实现方式的不同，CDR的结构大体可以被分为三类：前馈(feed forward)相位跟踪型，反馈(feedback)相位跟踪型，以及(无相位跟踪)盲过采样(blind—oversampling)型[2]。

为了保证电路正常工作和及时发现系统故障，电路设计中大多数要设计自检电路，自检电路包括对器件工作状态，环境补偿，保护元件是否失效，修正参数等等，单片机电路还包括程序是正常执行，初始参数的自动设置，有LED显示的还要检测是否断笔，以及配合人工通过显示确定系统状态等。系统运行过程中，各模块、各通信链路等都需要定时或根据主控制器要求进行自检。

1.1数据恢复的同步设计和系统自检的概况和发展现状

1.1.1时钟数据同步恢复电路的简介

数据时钟恢复电路的用途变得越来越广泛。从无线通信到有线通信，从光接收机到硬盘的读写，都需要数据时钟恢复电路才能进行正常的数据传输和通信。尤其是串行通信，由于数据时钟恢复电路具有节约连线资源、对信号的幅度要求小、信号之间的串扰小和传输速率高等优点，在诸如以太网、光通信和硬盘数据传输等系统中得到广泛的应用。随着现代通信的飞速发展，用来衡量通信系统的重要

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