实验九 计数器的设计

实验九计数器的设计

实验目的

熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和

同步计数器。

一、

二、实验仪器及器件

1、

2、试验箱，万用表，示波器

3、

4、74LS73, 74LS00，74LS08，74LS20

三、

四、实验原理

（1）74LS194——移位寄存器

芯片74LS194是一种移位寄存器，具有左移、右移，并行送数、保持和清除五项功能。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出。

（2）双J-K 触发器 74LS73

74LS73 是一种双J-K 触发器（下降

沿触发），它只有在时钟脉冲的状态发生变化是，发生在时钟脉冲的

下降沿。并且只有在下降沿的转换瞬间才对输入做出响应。本实验采

用集成J-K 触发器74LS73构成时序电路。

表达式：Q n+1=J （Q n ）＇+K ＇Q n

1、K 触发器设计16进制异步计数器，用逻辑分析仪分析观察CP 和各输出波形

Cr

S 1

S 0

工作状态 0 1 1 1

1

X 0 0 1 1

X 0 1 0 1

置零 保持 右移 左移

并行送数

M D D D CP G

Vcc D D Q Q Q Q M

C

D

74LS194 引脚图

74LS73 引脚图

步骤二：选择门电路：我认为可以用四个74LS93，来实现这一功能，所有的Ｊ，Ｋ都接入高电平，此时表达式变

从而四级ＪＫ触发器就会有四级分频。同时由于要求异步计数器所以，把上一级的输出接入下一级的输入，实现异步计数器，相应的由于分频的原因，Ｑ０，Ｑ１，Ｑ２，Ｑ３的频率逐次减少为上一级一半，从而实现十六进制。

步骤三：列出理论的波形图片：

步骤四：用proteus仿真

步骤五：用逻辑分析仪观察波形

1、

2、用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察

CP和各输出的波形

步骤二：选择门电路：我认为可以用四个74LS93，来实现这一功能，第一级的Ｊ，Ｋ都接入高电平。同时由于要求同步计数器所以，所以一定要ｃｌｋ同时接入四个计数器的输入端，然后仿照异步计数器的思想，我们还是需要把第二级的频率做二分，这个很简单，我们可以把Ｑ０作为输入接入Ｋ１，Ｊ１这样当时钟下降沿来到，并且Ｑ０是高电平时第二级是翻转状态于是第二级输出高电平，实现了二分频率；对于第三级我们需要它四分频率，也就是

Ｑ０Ｑ１要一起控制第三级，也就是接入一个与门，让Ｑ０Ｑ１都是１时才改变第三级的输出，同理对于第四级需要Ｑ０Ｑ１Ｑ２一起控制，就还是要两输入与门一个输入是Ｑ３一个输入是Ｑ０Ｑ１即可。

步骤三：列出理论的波形图片：

步骤四：用proteus仿真

步骤五：用逻辑分析仪分析

3、

4、用JK触发器和门电路设计一个具有置零，保持，左移，右移，

并行送数功能的二进制四位计数器模仿74LS194功能。

步骤一：列出真值表：

步骤二：写出逻辑表达式如下：

步骤三：化简逻辑表达式

又由JK 触发器的特性方程：表达式：Q

n+1

=J （Q n ）＇＋K ＇Q n ；

所以可得：

J 3=K 3=Q A J2=K 2=Q B

J1=K 1=Qc J0=K 0=Q D

步骤四：选用门电路

Cr

S 1

S 0

工作状态 0 1 1 1 1

X 0 0 1 1

X 0 1 0 1

置零 保持 右移 左移

并行送数

输入为ABCD，输出为Q A Q B Q C Q D，s1s0控制功能，对于开关的关闭与打开分别接入０电平和高电平，输出连接示波器以及ＬＥＤ；核心部分是四组俩个输入与门，每一组都是负责控制一个ＪＫ触发器工作状态，相当于四选一的选择开关。下面接入一个四输入与非门，对于每个触发器，

A清除状态就是ＣＬＲ接入低电平，，所以就是串联接入一个开关即可；

B 并行送数就是输出的数据与输入的开关所表示的数据一致，开关变化输出ＬＥＤ也变化，所以需要在Ｊ，Ｋ之间接入一个反相器，使得JK反向，输入是0则J为0；K为1；于是输出0 。输入是1则J为1，K为0，输出为1；实现了同步控制。

C而保持状态则是使得此状态时，4个两数入与门中只有一个工作并且，那个与门的结果由这一个JK触发器上次的输出来决定，从而上次输出什么这次还是输出什么，保持不变；

D左移，首先需要有一个补充的数据输入开关，连接到最右边的JK

触发器，之后每当时钟下降沿到达之后左边的JK触发器数据都会等于右边JK触发器的数据，也就是右边的输出接入4个两输入与门对

应的左移控制门中，之后最右边的左移输入控制门接入一个输入数据开关。

E右移，首先需要有一个补充的数据输入开关，连接到最左边的JK 触发器，之后每当时钟下降沿到达之后右边的JK触发器数据都会等于左边JK触发器的数据，也就是左边的输出接入4个两输入与门对应的右移控制门中，之后最左边的右移输入控制门接入一个输入数据开关。

步骤五：仿真电路图如下

4、用JK触发器和门电路设计一个特殊的12进制同步计数器，其十进制的状态转换图为：

步骤一：列出真值表如下所示

步骤二：按照真值表来画出卡诺图：

步骤三：经过整理后最终的逻辑表达式为

步骤四：选用合适的门电路，实验箱中没有或门所以我用三个与非门代替一个或门，第一个JK触发器JK连接高电平；第二个JK触发器