EDA程序设计试题及答案

1．请画出下段程序的真值表，并说明该电路的功能。

LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY aaa ISPORT( oe,dir :IN STD_LOGIC ;a,b : INOUT STD_LOGIC_VECTOR(7 DOWNTO 0 ) ;END aaa ;ARCHITECTURE ar OF aaa ISBEGINPROCESS(oe , dir ) 输入输出BEGIN a1 a0 x3 x2 x1 x0 IF oe=’0’THEN a<=”zzzzzzzz”; b<=”zzzzzzzz”; 0 0 0 0 0 1 ELSIF oe=’1’THEN 0 1 0 0 1 0 IF dir=’0’THEN b<=a; 1 0 0 1 0 0ELSIF dir=’1’THEN a<=b; 1 1 1 0 0 0ENDIF;END IF ;END PROCESS ;END ar ;功能为：2－4译码器…………………………………………..4分2．请说明下段程序的功能，写出真值表，并画出输入输出波形。

LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_arith.all;USE ieee.std_logic_unsigned.all;ENTITY aaa ISPORT( reset,clk: IN STD_LOGIC;q: BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0));END aaa;ARCHITECTURE bd OF aaa ISBEGINPROCESS(clk,reset)BEGINIF (reset='0') THEN q<="000";ELSIF (clk'event AND clk='1') THENIF (q=5) THEN q<="000";ELSE q<=q+1;END IF;END IF;END PROCESS;END bd;功能为：带进位借位的4位加/减法器。

…………………………………..3分输入输出波形图如下：………………………………………………………7分mb[3..0]c[3..0]d1. 试用VHDL语言编程实现74LS273芯片的功能。

LIBRARY ieee;USE ieee.std_logic_1164.ALL; 2’ENTITY ls273 IS 1’PORT(clr, clk : IN std_logic;d : IN std_logic_vector(7 DOWNTO 0 );q : OUT std_logic_vector(7 DOWNTO 0 ); 4’);END ls273;ARCHITECTURE lock8 OF ls273 IS 1’BEGINPROCESS ( clk ) 1’BEGINIF (CLR=’0’) THEN q<=”00000000” ; 2’ELSEIF (clk’event AND clk=’1’) THEN q<=d; 3’ELSEIF ( clk=’0’ ) THEN q<=q; 1’END IF;END PROCESS;END lock8;3. 请用VHDL语言编程实现一个状态向量发生器。

LIBRARY ieee;USE ieee.std_logic_1164.ALL; 2’ENTITY stas IS 1’PORT(cp, rst : IN std_logic;p : BUFFER std_logic_vector(7 DOWNTO 0 ); 2’);END stas;ARCHITECTURE arstas OF stas IS 1’BEGINPROCESS (cp ) 1’BEGINIF(rst=”0”) THEN p<=”00000000”; 1’ELSEIF (cp’event AND cp=’1’ ) 1’WITH p SELECTp<= ”10101010”WHEN “00000000”;”01010101”WHEN “10101010”;”00001111”WHEN “01010101”;”11110000”WHEN “00001111”;”11111111”WHEN “11110000”;”00000000”WHEN “11111111”;”00000000”WHEN OTHERS; 6’END IFEND PROCESS;END arstas;1. 阅读下段程序，画出该电路的真值表，并详细说明该电路的功能。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ab_8 ISPORT( a, b : IN STD_LOGIC_VECTOR(7 DOWNTO 0);ahb, alb, aeb: OUT STD_LOGIC);END ab_8;ARCHITECTURE bd OF ab_8 ISBEGINPROCESS(a,b)BEGINIF a>b THEN ahb<=’1’; alb<=’0’; aeb<=’0’;ELSIF a<b THEN ahb<=’0’; alb<=’1’; aeb<=’0’;ELSE ahb<=’0’; alb<=’0’; aeb<=’1’;END IF;END PROCESS;END bd;1.（1（2）该电路是一个8位两输入比较器，（2’）a、b是两个8位输入端；（1’）ahb、alb和aeb为比较结果输出端，某种比较结果为真时，相应的输出端为“1”，其余端输出为“0”。

（2’）1.试用VHDL语言编程实现一个2-4译码器，其真表如下：2-4译码器码参考程序如下：（答案不唯一，用case语句、with…select语句都可以。

）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; (1’)ENTITY ym24 ISPORT( en : IN STD_LOGIC;select : OUT STD_LOGIC_VECTOR(1 DOWNTO 0);y : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) (3’));END ym24;ARCHITECTURE bd OF ym24 ISBEGINPROCESS(en) (1’)IF (en=’1’) THENy<= ”1110”WHEN select=”00”ELSE”1101”WHEN select =”01”ELSE”1011”WHEN select =”10”ELSE”0111”WHEN select =”11”ELSE (4’)”1111”;ELSE y<=”1111”;END PROCESS;END bd;2.试用VHDL语言设计一个六路8位总线复用器，其中A、B、C、D、E、F都是8位输入总线，Q为8位输出总线，S为3位选择端，其功能如下：六路8位总线复用器参考程序：（答案不唯一）LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY mux6 IS (1’)PORT( S : IN std_logic_vector(2 DOWNTO 0);A,B,C,D,E,F: IN std_logic_vector(7 DOWNTO 0);Q: OUT std_logic_vector(7 DOWNTO 0)); (3’)END mux6;ARCHITECTURE bd OF mux6 ISBEGINPROCESS(S)BEGIN (1’)CASE S ISWHEN "000"=>Q<=A;WHEN "001"=>Q<=B;WHEN "010"=>Q<=C;WHEN "011"=>Q<=D;WHEN "100"=>Q<=E;WHEN "101"=>Q<=F;WHEN OTHERS=>Q<="00000000"; (4’)END CASE;END PROCESS;END bd;2、已知三选一电路如图，判断下列程序是否有错误，如有则指出错误所在，并给出完整程序。

（10分）library ieee;use ieee.std_logic_1164.all;ENTITY MAX isport(a1,a2,a3,s0,s1:in bit;outy:out bit);end max; （2’）architecture one of max iscomponent mux21aport(a,b,s:in std_logic;y:out std_logic);end component; （2’）signal temp std_logic; （2’）beginu1:mux21a port map(a2,a3,s0,temp); （2’）u2:mux21a port map(a1,temp,s1,outy); （2’）end one;1. 已知电路原理图如下，请用VHDL语言编写其程序答：library ieee;use ieee.std_logic_1164.all;entity mux21 isport(a,b,s:in bit;y:out bit);end mux21; （4’）architecture one of mux21 issingle d,e:bit;begind<=a and (not)s;e<=b and s;y<=d or e;end one;2. 设计一个带有异步清零功能的十进制计数器。

计数器时钟clk上升沿有效、清零端CLRN、进位输出co。

答：library ieee;use ieee.std_logic_1164.all;entity counter10 isport(clk,CLRN:in std_logic;dout:out integer range 0 to 9);end counter10; （5’）architecture behav of counter10 ISbeginprocess(clk)variable cnt:integer range 0 to 9; （3’）beginIF CLRN='0' THENCNT:=0;ELSIFclk='1'and clk'event thenif cnt=9 thencnt:=0;elsecnt:=cnt+1;end if;end if;dout<=cnt;end process;end behav;（7’）3．1）用VHDL语言编写半加器和或门器件的程序，如图所示：答：半加器程序：library ieee;use ieee.std_logic_1164.all;entity h_adder isport(a,b:in std_logic;co,so:out std_logic);end h_adder; （2’）architecture one of h_adder isbeginso<=not(a xor(not b));co<=a and b;end one; （3’）或门程序：library ieee;use ieee.std_logic_1164.all;entity or2a isport(a,b:in std_logic;c:out std_logic);end or2a; （2’）architecture one of or2a isbeginc<=a or b;end one;2）在上道题目的基础上用元件例化语句设计1位全加器。