流水线处理机及其设计精讲

-流水线处理机及其设计精讲————————————————————————————————作者: ————————————————————————————————日期：６.3.3 流水线各级信号的产生至此,我们已经描述过了所有3种指令类型的流水线操作。

下面我们来总结控制信号的产生方法。

控制信号分布在流水线处理机的各级,我们当然可以在它们要被使用的流水线级产生，例如SIMM可在EＸＥ级产生。

但这样，除了译码将会造成本级一些延迟之外，还要使用流水线寄存器来传递必要的信息,例如指令操作码等。

我们采用的方法是,控制信号集中在ID级由译码电路产生,并使用流水线寄存器把每一个控制信号传递到它被使用的流水线级。

我们把所有的控制信号归纳在表6．4中。

表6.5列出了除了ＡLUOＰ的各控制信号的产生表达式。

表6.6列出了AＬUOP控制信号的产生表达式。

由以上表达式,我们可以有如图６.2９所示的控制电路。

图中使用了流水线寄存器来把控制信号传递到合适的流水线级。

我们可以看出，流水线控制部件的设计方法与非流水线单周期处理机的控制部件的设计方法非常类似,而有限状态机和微程序的设计方法显得不太适合。

表6．4 流水线各级控制信号的定义流水线级控制信号注释IF级BTＡKEＮ转移发生ID级ＳST 选择store(rd)ＥXＥ级ＳIMＭ选择立即数ＡLＵOP ＡLU操作码ＷZ 写Z标志ＭEM级WMEM 写存储器WB级SLD 选择loａdWREG 写寄存顺堆表6.５控制信号的产生表达式ＢTＡKEN＝branch+bne Z＋ｂeqZSSＴ=storeSIＭM=andi+ｏｒi+addi+sｕｂi+lｏａd+storeWZ=andｉ+ori+addi+ｓubｉ+and＋or＋ａｄｄ＋ｓub WMEＭ=storeSLD=lｏadWREG＝andｉ+ｏri+addi+subi+and+or+ａdd+sub+load表６.6 AＬU控制信号的产生表达式指令ALUOP1 ALUＯP0操作指令ALUOP1ＡLＵOＰ0操作and 0 0 与anｄｉ0 0 与oｒ0 1 或oｒi 0 1 或add 1 ０加aｄｄｉ 1 0 加suｂ 1 １减sｕbｉ 1 1 减lｏad 1 0 加ｓtｏｒe 1 0 加ＡLUOPl＝ａdd＋ａddi+sｕb+subi＋lｏａd+storeAＬUOＰO＝ｏr+ori+ｓuｂ+sｕbi图6．29 流水线处理机的数据路径和控制部件６．4 结构相关及解决方法流水线处理机的设计存在3个非常著名的问题（hazａrd)。

它们是（１)结构相关问题(structural haｚａrd);（2)数据相关问题(dａtａｈazard）;（3)转移相关问题（branch hazard)。

我们将在本节简要介绍第一个问题，下面两节分别介绍第二和第三个问题。

结构相关（stｒuctｕral deｐendｅnce）问题指的是,由于硬件资源不充足而导致流水线不畅通。

我们将举3个例子来说明结构相关问题及其相应的解决方案。

,第一个例子，也是最典型的例子，就是设想只为流水线处理机配备一个外部公共存储器模块。

这在现代计算机系统设计中是常见的。

它的好处是程序和数据可以共享这个存储器模块,二者之间的界限是可以动态调整的。

使用分开的两个外部指令存储器模块和数据存储器模块的计算机被称为具有哈佛(Harvard)结构的计算机。

依程序类型的不同,有的需要较大的程序空间和较小的数据空间;有的则需要较小的程序空间和较大的数据空间。

在这种情况下,哈佛结构的存储器不能被灵活、充分地利用。

然而,如果只采用一个存储器模块而不采取任何其它的措施，则会出现结构相关问题，造成流水线堵塞。

图６.30示出了由于存储器端口资源的不充足而使取指令和load／ｓtore 指令访问存储器的动作不能同时进行。

图6.30单个存储器模块所造成的流水线堵塞图６.30中的存储器模块只有一套访问端口。

当load／store指令访问存储器时，必须暂停取指令操作。

当然也可以让取指令优先而暂停loａd／ｓtore指令的存储器访问操作。

然而,不管是哪一种情况,计算机的性能将会有很大的损失。

那么，采用一个外部存储器模块的现代计算机是如何解决这个问题的呢？说起来很简单,如图6．31所示,在处理机内部，设置两个分开指令和数据的高速缓冲存储器(CＡＣHＥ）。

把存储器中经常使用的程序段和数据分别放在指令CACHE和数据CACHE中。

访问CACHE命中时,处理机可直接从ＣACHE 得到指令和数据，而不再访问外部存储器。

有关CACHE的原理和结构，我们将在９章详细讨论。

再举第二个例子。

把ALU指令的WB级提前一个周期。

由以前的描述可知，ALU指令在EXＥ级结束时已把结果放在了流水线寄存器R,在MＥM级不做任何运算,只是把它传递到流水线寄存器Ｃ，以便在WB级写入寄存器堆。

我们可以把这样的数据路径加以改造,使ALU指令提前一个周期i即在通常的MEM级就把结果写入寄存器堆。

如果loaｄ指令仍用5个周期,则势必在有的周期有两个数据要同时写入寄存器堆;而有的周期则没有一个数据要写入,见图6,3２（a)。

由于寄存器堆只有一个写端口，势必造成有些ＡLU写操作被延后。

解决这个问题的方法有３种:第一种就是前面已经描述过的方法，即ALU指令也用5个周期;第二种是设计两个写端口的寄存器堆；第三种是改造ｌoaｄ指令的格式，消除存储器地址计算周期。

办法是直接用一个寄存器操作数作为地址访问存储器，其指令格式形如lｏadrd，（fsｌ),即把由rsl指定的寄存器操作数拿来直接作为存储器的地址,把访问到的存储器数据写入寄存器ｒｄ，见图6．３2（b)。

这样做会带来一个额外的好处,这就是sｔore指令可以有ｓtｏre(rsl)，rｓ２之类的格式，即把寄存器rsl的内容直接作为存储器地址ｉ把寄存器rs２的内容写入存储器，从而可以省去寄存器堆前面的多路器以及相应的控制信号SST。

图6．３1 分开的指令CAＣHE和数据ＣACＨＥ使流水线畅通第三个结构相关的例子是，如果ｓtore指令格式形如sｔorerd,(rsｌ，rs2），而寄存器堆只有两个读端口。

寄存器rｓl和rs2的内容相加得到存储器地址,寄存器rｄ的内容存入存储器。

这样的store指令要求同时读出3个寄存器的内容。

如果寄存器堆只有两个读端D，肯定要堵塞流水线。

办法只有一个，设计一个带有3个读端口的寄存器堆,并在流水线处理图6.32用４个周期完成ALU指令(a)，Lｏａd指令也用４个周期完成（b)机中为它配置3个流水线寄存器。

还看很多其它类型的结构相关的例子,例如浮点除法器使用迭代的方法计算商，而每次迭代用相同的电路等,我们在此不一一列举。

图6.32 用４个周期完成ＡLU指令(a）,Load指令也用4个周期完成(b)6．5 数据相关及解决方法6．５．1 数据相关问题上一节给出的例子中，所有的指令都是不相关的,即任何——条指令的源操作数都不依赖于其它指令的计算结果。

本节讨论数据相关(datadependｅｎce)及解决方法。

现在让我们来看看下面的程序例子:I１：ａｄｄr1,r2，ｒ3I2：ｓub r4,rl, r5I３: and ｒ6, r7，r1Ｉ4: Oｒr8, r1，r9I5: ａｄdi r10,r1,100I１指令把寄存器ｒ2和r3的内容相加,结果存入寄存器r１。

它下面的4条指令均与Ｉ1相关,即使用Ｉ１的结果，见图 6.3３给出的数据相关关系图。

从图中可见是在每个周期结束时,由时钟上升沿把数据打人寄存器。

在数据没被打人之前,任何从该寄存器读出的数据都是过时的。

图中的I２到Ｉ４的3条指令就属于这种情况，它们从r１寄存器读出的数据都是过时的，是不能使用的。

１5则没关系,当它读r１寄存器时，n已把结果写入。

为了减少数据相关指令的条数,我们让写寄存器堆的操作提前半个周期,即由时钟的下降沿打入。

这样做是可行的，因为我们假定一个时钟周期是１0ns,寄存器堆的访问只需要５ｎs。

这样，数据相关的指令条数减至两条，见图6.3４。

下面我们讨论如何在流水线处理机中处理数据相关问题。

我们将描述两种方法，一种图６．３３Ｉ１下面有３条指令不能从寄存器r１读出正确的数据图６．34 把WＢ提前半个周期,I１下面还有两条指不能从寄存器r1读出正确的数据是暂停相关指令的执行(暂停流水线)，直到能够正确读出寄存器操作数为止;另一种是采用专门的数据通路,直接把结果送到AＬＵ的输入端（内部数据前推）。

在描述这两种方法时,我们使用图６．34的方案，即把写寄存器堆提前半个周期。

这时，我们只需考虑两条相关指令。

下面以ＡＬＵ指令为例,分别对两种方法加以描述,然后再讨论load指令同时使用这两种方法的情况。

6.５.2 暂停数据相关流水线暂停数据相关流水线指的是当数据相关出现时，暂时停止相关指令的执行，等到相关数据能从寄存器读出，再恢复执行。

暂停流水线的两种表示方法见图6.3５和图6.36。

这里涉及到两个问题:一个是如何检测出数据相关，再一个是如何暂停流水线。

以下我们对这两个问题分别加以描述。

首先,让我们考虑数据相关如何用硬件电路检测出来。

参照本节开始给出的程序例子，I1写目的寄存器rd,Ｉ2和I3的源操作数是寄存器rｓｌ或rs2中的数据,且它们的rｓl或ｒs2与I1的目的寄存器号rd相等时才有可能发生数据相关，因此，硬件电路中要有比较器。

由于指令格式中源寄存器号rs2与立即数部分重叠,而立即数是不会出现相关的，因此,指令操作码必须要参与检测(区分是寄存器操作数还是立即数）。

;另外,如例子中的Ｉ1指令，rｄ一定作为目的寄存器号使用,即结果是要被写入目的寄存器时,后面的指令才有可能与之相关。

由于ｓtoｒe指令也使用ｒd,但它不写寄存器，因此，WREＧ信号也应参与检测（实际上,WＲEG也是从操作码中得出的）。

我们把上述规则用表达式写出如下（它们是在ID 级检测数据相关的表达式):DＥＰＥN＝Ａ_ＤEPEN+B_DＥPEＮA_DＥPEＮ＝EXＥ_Ａ_DEＰEN+MEM_A_DEPＥN图6.35 停止相关指令的执行(表示方法１)图６．36 停止相关指令的执行(表示方法2)B_DＥPEN=EＸE_Ｂ_DEPＥＮ＋ＭEM_B_ＤEPENEXＥ_A＿DEPEN＝(1D_rsｌ=＝ＥXE_ｒd)(EXE＿WＲEG＝＝1）（１D_rsllsRｅg) EXE_B＿DＥPEN＝(1D＿rs2==EXE_rｄ)(EＸE_WRＥG==1)(１D＿rs2１sReg)＋（1D_rd＝＝EXE_rd)（ＥXE_ＷREG=＝１)(sｔore）MＥM_A_DEPEN=(1D_ｒsl=＝MEM＿ｒｄ)(MＥM_ＷREG==1)（1D_nllｓRｅg) MEM_Ｂ＿DＥPＥN＝(１D_rs2==ＭEM_rd)(MEＭ_WＲＥG=＝1）(1Ｄ_rs2ＩｓReg)十(1D_ｒd=＝MＥM＿rd)（MEM_WＲEG＝=1)（ｓtore)ＩD＿rsｌｌsReg＝aｎd十andｉ十or十ori十add十aｄdｉ十sｕｂ十subｉ十ｌoa ｄ十ｓtｏreID＿rs2IsＲｅg=and十ｏr十aｄd十sｕｂ由于一条指令中的两个源操作数都可能与上一条指令的目的操作数相关，因此总的数据相关DEＰEN由Ａ_DＥPEN和Ｂ_DEPEN两部分组成。