modelsim仿真详细过程

由于我们只需要了解仿真的完整过程，所以不需要自己写源文件和测

试文件（也称为testbenet）。一下就是简单的源文件和测试文件（亲自测试过)。

〃源文件

module ComPare(equal,a,b);

in PUt a,b;

OUtPUt equal;

assig n equal=(a==b)?1:0;

en dmodule

〃测试文件

'timescale 1ns∕1ns

'in elude"./COmPare.v" module COmParetest;

reg a,b;

Wire equal;

in itial

begi n

a=0;

b=0;

#100 a=0;b=1;

#100 a=1;b=1;

#100 a=1;b=0; #100 $stop; end

COmPare ComPare1(.equal(equal),.a(a),.b(b)); en dmodule

有了源文件和测试文件下面就开始用

modelsim 进行仿真了

步骤一：新建工程和∙v 文件（也就是源文件和测试文件） 打开modelsim 软件，点击file ，选择new — >project 然后就会弹

出下面窗口:

reα a

Wire iniEi begin a≡0 b=o

≠ιoo

≠100 #100 ≠100

end

-all I -CcIlltinUe I -finish I -iπit I -next I -SteP I -OVer

s√4* 1 ⅛ ι m a i m i

然后在PrOjeCt name 那一栏写上工程名（随便去，一般是字母），在

PrOjeCt location 选择工程路径（路径最好没有中文，听说的），然后点 OK 。进入下个界面：

l

..∕sy nops¥E

仁/sv 」Id

∖.∣sl

...5t =A J, '■■M

'.Jn '..∕□J

CotnPare endmod

口

*

Module. V M

Create new file” •弹出界面:

然后点击小框里面的“

HelP I Colur™ILaVoUt AlICOLUJl∏3

l⅛⅝l Project - E：/SirTI∕lx4∕compare

StatugType ]θrd 皀｛l⅜di⅜ecj

Γ⅛me

IM I COmPareHV

5

双击

GGmPare.v 文件会弹出编译窗口:

Ln-S

module GOInPdre (equal t IrLPUt a, t ； output equal ;

ASSign equal≡{a≡≡b) ?

e τιdι∏Q dule

复制上面源文件代码，粘贴到上图右边窗口里面

IIt WindOW HeIP

]>] ⅛

I M J E⅛m∕lχ4∕QQ

然后点击保存图标，然后再新建测试文件。点击下图的新建文件图标过程如同上。你会看见下图的两个.v文件

：i ⅛Λ(I∣梧式© ZMCD 表格(Δ)奇口辿)⅛⅛(W 办公兰闫医

j⅛∣ModelSim SE IO r Oa

存>单*| 韦耒ITILda⅜E Add ProjeCt Toerl5

Lay

H ⅛

b

LaVtMJt I7Q I⅞3▼

Y∞t [AllColumna

l'⅜ Project -E:/Sim∕lχ4∕c□n∏i>are ------ R COmPaire a V

步骤二：编译文件

HeJ

P d 2J

V J erilog 1 08/10/12 08:53:12 PM

VeriIog 0 0S∕10∕12 08≈52≈54PM

在添加文件在已建的工程后，两个文件的StatuS都是问号，编译后就变成勾。具体步骤为：

点击compile all图标就可以了。

I^IUUUUiAI U UlU I

「

6⅛Γ~1∣

Cmncsl ∣

步骤三：仿真，添加波形

选中compare”文件，点击仿真图标如下图:

接着会弹出界面:

Work

E ; /sIrTI ι∕tχ4∕testcompare. V E ; ⅛∣m ⅛χ4∕√c□mpare , V

SWODa_TECH/..何 ta ∣ ZClOo 5MODEL JΓECH∕../VeriiOg SMODELJTECH/. ./synopsyE

SMODELJTECH /. √s V -Std SMODELJrEeH /. ./std_de Vekjperskit 5MODELJTECHΛ√≡td

ResOIUtIon

[default ▼

OPtInnIZatiOn

I - Enable optimization

M Stalrt Simulation

DeSlgn

VHCL ] Verilog ] LibrarieS ] SDF ] OtherS

√>l

T

Nanne P TyPe Path

十血L WWk

J

I c□mparctEst

HJ compare vita ∣20∞ verilog SynOPSyS 5√-≡td

StCl_de v eloperskit

Lbrary r

Design Unlt(S)