关于时钟周期建立时间、保持时间的讨论

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题目：时钟周期为T，触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max，最小为T2min。问：触发器D2的建立时间T3和保持时间T4应满足什么条件？

首先说下建立时间和保持时间的定义。

建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。

Tffpd：触发器输出的响应时间，也就是触发器的输出在clk时钟上升沿到来之后多长的时间内发生变化并且稳定，也可以理解为触发器的输出延时。

Tcomb：触发器的输出经过组合逻辑所需要的时间，也就是题目中的组合逻辑延迟。

Tsetup：建立时间

Thold：保持时间

Tclk：时钟周期

建立时间容限：相当于保护时间，这里要求建立时间容限大于等于0。

保持时间容限：保持时间容限也要求大于等于0。

由上图可知，建立时间容限＝Tclk-Tffpd(max)-Tcomb(max)-Tsetup，根据建立时间容限≥0，也就是Tclk-Tffpd(max)-Tcomb(max)-Tsetup≥0，可以得到触发器D2的Tsetup≤Tclk-Tffpd(max)-Tcomb(max)，由于题目没有考虑Tffpd，所以我们认为Tffpd＝0，于是得到Tsetup≤T-T2max。

由上图可知，保持时间容限+Thold＝Tffpd(min)+Tcomb(min)，所以保持时间容限＝Tffpd(min)+Tcomb(min)-Thold，根据保持时间容限≥0，也就是

Tffpd(min)+Tcomb(min)-Thold≥0,得到触发器D2的Thold≤Tffpd(min)+Tcomb(min)，由于题目没有考虑Tffpd，所以我们认为Tffpd＝0，于是得到Thold≤T2min。关于保持时间的理解就是，在触发器D2的输入信号还处在保持时间的时候，如果触发器D1的输出已经通过组合逻辑到达D2的输入端的话，将会破坏D2本来应该保持的数据。

关于建立时间、保持时间的讨论

2007-09-28 16:09

时钟周期为T,触发器D1的时钟沿到来到触发器Q变化的时间Tco（CLK--Q）最大为

T1max,最小为T1min,逻辑组合电路的延迟时间最大为T2max，最小为T2min，问触发器D2的建立时间和保持时间。

最终答案：T3setup

maxbird： D2的保持时间就是时钟沿到来之后,D2的数据输入端要保持数据不变的时间,这个时间是由D1和D2之间的组合逻辑时延决定的。例如:假设D1和D2之间的组合逻辑时延为2ns,时钟周期为10ns,这意味着在时钟沿来到后，D1输出的新数据要过2ns才会到达D2的数据输入端，那么在这2ns内，D2的数据输入端保持的还是上一次的旧数据，其值不会立即更新，假设D2的最小保持时间为3ns,这意味时钟沿到来后，D2的数据输入端的值在3ns内不能有变化，回到问题的关键，由于D1在时钟沿到来后的输出结果，经过2ns的组合逻辑延时便到达了D2的输入端，而D2要求在时钟沿到来后的3ns内其输入端的值不能改变，这样D2的保持时间就得不到满足，所以D2的保持时间必须小于等于2ns。 至于说T2min为0时的情况，其实T2min是永远不能为0的，即使是一根导线其时延也是不可能为0的，这就是为什么移位寄存器的两个触发器之间连的只是一根导线，导线后端触发器的保持时间却还是可以满足的原因，其实移位寄存器中触发器的保持时间可以看成是小于等于其间导线的时延。

建立时间：触发器在时钟沿来到前，其数据输入端的数据必须保持不变的时间;保持时间：触发器在时钟沿来到后，其数据输入端的数据必须保持不变的时间。如下图：

因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间< = 时钟周期。 （编者注：maxbird在该部分详细说明了建立时间和保持时间的概念，以及如果不满足二者可能导致的亚稳态的传播。注意这里说的建立时间和保持时间都是针对时钟而言的，在进行时序约束时所指的就是这种，而很多网友以前学习的建立时间保持时间的概念是针对信号而言的，所指的对象不同，分析出来的结论完全相反，一定注意不要混淆。）

lh1688： 不考虑CLOCK SKEW情况下。D2的建立时间要求：Tco1＋T1(logic

delay)＋Tsetup2 < Tc（CLOCK 周期) 。那么 Tsetup2 < Tc（CLOCK 周期)

－（Tco1＋T1）。这个应该比较容易理解。相对的保持时间实际就是 路径的总延时（Tco1＋T1）。 保持时间 Thold2 < （Tco1＋T1）。

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