存储器层次结构

• 平均访存时间（AMAT） AMAT=命中时间+缺失率 x 缺失代价
2 存储器技术
一. SRAM（Static RAM）技术
• 利用双稳态触发器存储信息 • 每个基本存储单元由6-8个晶体管组成
2 存储器技术
一. SRAM（Static RAM）技术
• 组织成存储阵列结构，采用随机存取方式，因 此对任何数据访问时间都是固定的。 • 速度快 • 只需最小功率即可保持电荷，无需刷新 • 价格贵 • 主要用于二级Cache
• 存储器层次结构
一种由多存储器层次组成的结构，存储器容量 和访问时间随着离处理器距离的增加而增加。
1 引言
• 存储器层次的基本结构 速度
最快
处理器 存储器 存储器 存储器
容量 价格（美元/位） 当前技术
最小 最高
Cache （SRAM） 内存 （DRA M） 最大 最低 磁盘/闪存
最慢
1 引言
容量有限
速度较慢 存放大量的后备程序和数据。 容量大 （3）高速缓存 存放CPU在当前一小段时间内 速度很快 (Cache) 容量小 多次使用的程序和数据。
1 引言
四.提高存储性能的基本思路：利用局部性原理构建存储 器层次结构 • 局部性原理
• 时间局部性：如果某个数据项被访问，那么在 不久的将来它可能再次被访问。 • 空间局部性:如果某个数据项被访问，与它地址 相邻的数据项可能很快也被访问。
2 存储器技术
二. DRAM（Dynamic RAM）技术
• 依靠电容存储电荷的原理存Hale Waihona Puke Baidu信息 • 写
• 读
– 字线（wordline）设为高电平，设 置位线（bitline）为高（写“1”）， 或为低（写“0”） – 位线先预充电（在高低电平之间）,字 线设为高电平，Sense Amp根据位 线电位的变化，读1/0。
3 数据校验方法
一. 奇偶校验
1）奇偶校验码：它是在被传送的n位信息组上， 加上一个二进制位作为校验位，使配置后的 n+1位二进制代码中1的个数为奇数( 奇校验) 或偶数(偶校验)。
例： 数据 奇校验编码 偶校验编码 00000000 000000001 000000000 01110101 011101010 011101011 2 其中，最后一位为校验位，其余八位为数据位。
3 数据校验方法
• 数据校验的实现原理： 数据校验码是在合法的数据编码之间，加进一些额外的 编码，使合法的数据编码出现错误时成为非法编码。 这样就可以通过检测编码的合法性达到发现错误的目的。 • 码距（汉明距离）：码距指任何一种编码的任两组二 进制代码中，其对应位置的代码最少有几个二进制位 不相同。
• 用作内存
2 存储器技术
三. 闪存 • 是一种电可擦除可编程只读存储器（EEPROM） • 具有非易失性，可以在线擦除和重写 • 集成度高、高可靠性、抗振动 • 单位价格在DRAM和磁盘之间
2 存储器技术
四. 磁盘存储器
• • • • 利用磁层上不同方向的磁化区域表示信息。 容量大，记录信息可以长期保存，具有非易失性。 非破坏性读出，记录介质可以重复使用 顺序存取方式，速度慢
• 三级存储体系结构
高速缓存 — 内存 — 外存 • 内存-外存层次
目的：增大容量 构成虚拟存储器 • Cache-内存层次 目的：提高速度 构成主存储器
不命中
CPU
命中
Cache
主存
1 引言
• 相关概念：
命中率：在高层存储器中找到目标数据的存储访问比例。 缺失率（失效率）：在高层存储器中没有找到目标数据 的存储访问比例。 命中时间：访问高层存储器所需要的时间，包括判断是 否命中所需时间。 缺失代价（开销）：将相应的块从低层存储器替换到高 层存储器所需的时间。
存储器层次结构
• CPU回顾：
存储器层次结构
1 引言
一. 存储器的两大功能：
1、 存储（写入Write） 2、 取出（读出Read）
二. 三个主要性能指标：
1、容量 2、速度 3、价格
1 引言
三.存储器分类 （1）内存（Memory）
主要存放CPU当前使用的程序和数据 速度快
（2）辅存 （外存）
3 数据校验方法
二. 海明（汉明）校验（SEC/DED）
• 海明校验实质上是一种多重奇偶校验，即将代码
按一定规律组织为若干小组，分组进行奇偶校验， 各组的检错信息组成一个指误字，不仅能检测是 否出错，而且在只有1位出错的情况下指出是哪1 位出错，从而将该位自动变反纠正。 • 设校验码为N位，其中有效信息为k位，校验位为 r位，分成r组作奇偶校验，产生r位检错信息。这 r位检错信息构成一个指误字，可指出2r种状态， 其中一种状态表示无错，剩下的2r – 1种状态可指 出2r – 1位中某位出错。 所以 N = k + r <= 2r – 1 例： k = 4,则N = 4 + r <= 2r – 1 ，所以r = 3,即 4位有效信息加3位校验位。
Bit Line
Q
3
Row … Decoder
A0…A1
84)
Word Line
Storage Cell
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二. DRAM（Dynamic RAM）技术
• 速度低于SRAM • 价格低于SRAM • 需要刷新
DRAM是依靠电容上存储电荷来暂存信息。平时无 电源供电，时间一长电容上存储的电荷会逐渐泄露。 需定期向电容补充电荷，以保持信息不变，即为刷 新。 按行刷新
C
Word Line
. . .
Bit Line
Sense Amp
2 存储器技术
二. DRAM（Dynamic RAM）技术
Data in
• DRAM 逻辑组织（64 Mibit）
1 4 Column Decoder … Sense Amps & I/O
D
Address buffer
Memory Array (16,384×16,3
3 数据校验方法
3 数据校验方法
3）奇偶校验逻辑
主要采用异或门实现校验码的生成和检错。 0 偶形成 1 偶校错 0: 1:正确 错误
•能发现奇数个错，不能 ⊕ 发现偶数个错。 •能发现一位出错，但不 能判断出错位数，因此 ⊕ 不能纠错。 ⊕ ⊕ ⊕
奇数个1 1 偶数个
⊕ ⊕ ⊕
0
D7 D6 D5 D4 D3 D2 D1 D0