第二章ARM微处理器及其硬件体系结构概要
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5
7、流水线技术: 几个指令可以并行执行 提高了CPU的运行效率 内部信息流要求通畅流动
为增加处理器指令流的速度,ARM7 系列使用3级流水线. 允许多个操作同时处理，而非顺序执行。
ARM Thumb PC PC
Fetch
从存储器中读取指令
PC - 4 PC-2
Decode
解码指令中用到的寄存器
PC - 8 PC - 4
高速设备
10
12、存储器系统
RAM:随机存取存储器 SRAM：静态随机存储器 DRAM：动态随机存储器
1）SRAM比DRAM快 2）SRAM比DRAM耗电多 3）DRAM存储密度比SRAM高得多 4）DRAM需要周期性刷新 ROM:只读存储器 FLASH：闪存
CS R/W Addr Data
CS R/W RAS CAS Addr Data
Execute
寄存器读（从寄存器Bank） 移位及ALU操作 寄存器写（到寄存器Bank ）
PC指向正被取指的指令,而非正在执行的指令 6
8、最佳流水线
Cycle Operation ADD SUB ORR AND ORR EOR
123456789
FDE
FDE
FDEM
FDE
FDE
FDE
W
F – 取指 D – 解码
12
2、ARM7TDMI 外部接口
时钟 中断
ARM7TDMI 内核
数据总线 地址总线
控制
存储器接口
复位 协处理器接口
13
3、ARM7TDMI 方框图
控制信号
地址总线
ARM7TDM 内核
数据总线
BUS
Splitter
A[31:0] DOUT[31:0] DIN[31:0] D[31:0]
TAP 控制器
17
7、ARM7EJ-S
ARM7EJ-S 是可综合的内核版本: ARM体系结构 V5TEJ Jazelle Java 加速技术 增强的DSP 指令系统 5级流水线 高性能乘法器 实时调试EmbeddedICE-RT ETM 接口 向后兼容其它 ARM7内核 兼容 V5TE 体系
18
ARM体系结构版本 - 2
高 数据
速
缓
CACHE
CPU
存
主存
控
制
地址
器
数据
1、为什么采用高速缓存
微处理器的时钟频率比内存速度提高快得多,高速缓存可以提 高内存的平均性能。
2、高速缓存的工作原理
高速缓存是一种小型、快速的存储器，它保存部分主存内容 的拷贝。
9
11、总线和总线桥
CPU
高速总线
低速设备
低速总线
桥
存储器
高速设备
数据
Embedded
ICE 逻辑
JTAG 接口
14
4、ARM7TDMI 内核
地址自增器
B
寄存器 Bank
乘法器
PC
A
地址寄存器
Vectors
指令解码
写数据 寄存器
读数据 寄存器
D[31:0]
桶 移位器
ALU
ALU
15
5、外部地址产生
PC[31:2] ARM State PC[31:1] Thumb State
19
1.3 ARM 架构
1、数据和指令类型
ARM 采用的是32位架构. ARM 约定:
▪Byte : 8 bits ▪Halfword ：16 bits (2 byte) ▪Word : 32 bits (4 byte)
大部分ARM core 提供： ▪ARM 指令集（32-bit） ▪Thumb 指令集（16-bit ）
SRAM DRAM
11
1.2 ARM7处理器内核
1、ARM7TDMI处理器 ARM7TDMI 特性
3 级流水线 冯.诺依曼架构 CPI(Cycle Per Instruction) 约为1.9 T-Thumb 架构扩展, 提供两个独立指令集:
ARM 指令,均为 32位 Thumb指令，均为 16位 两种运行状态，用来选择哪个指令集被 执行 D - 内核具有Debug扩展结构 M – 增强乘法器 (32x8) 支持64位结果. I - EmbeddedICE 逻辑
2
3、哈佛体系结构
地址
指令寄存器
控制器
指令
数据通道
输入
输出
中央处理器
地址 数据
程序存储器
指令0 指令1 指令2
数据存储器
数据0 数据1 数据2
3
4、哈佛体系结构的特点 1）程序存储器与数据存储器分开 2）提供了较大的数存储器带宽 3）适合于数字信号处理 4）大多数DSP都是哈佛结构 5）ARM9是哈佛结构
ALU[31:0]
0x1C 向量
0x00 INC
自增器
地址 寄存器
A[31:0]
16
6、ARM7TDMHale Waihona Puke Baidu-S
ARM7TDMI-S 是ARM7TDMI 的完全可合 成 版本 指令集和周期与ARM7TDMI 固化版本兼容
完全可合成的 RTL 使用了纲要设计构件的组件 ALU 寄存器bank
单周期设计（上升沿）单一总线接口
E – 执行
该例中用6个时钟周期执行了6条指令 所有的操作都在寄存器中（单周期执行） 指令周期数 (CPI) = 1
7
9、超标量执行
超标量CPU采用多条流水线结构
指令CACHE
预取
流 译码1 水 译码2 线 执行1 1
执行2
预取
流 译码1 水 译码2 线 执行1 2
执行2
数据
8
10、高速缓存（CACHE）
V3版本推出32位寻址能力,结构扩展变化为 T—16位压缩指令集 M—增强型乘法器,产生全64位结果(32X3264or32X32+64 64)
V4版本增加了半字load和store指令 V5版本改进了ARM和Thumb之间的交互,结构扩展变化为:
E---增强型DSP指令集,包括全部算法操作和16位乘法操作 J----支持新的JAVA,提供字节代码执行的硬件和优化软件加 速功能
第二章ARM微处理器及其硬件体系结构
1.1 硬件基础
1、冯·诺依曼体系结构模型
指令寄存器 控制器
数据通道
输入
输出
中央处理器
存储器
程序
指令0 指令1 指令2 指令3 指令4
数据
数据0 数据1 数据2
1
2、冯·诺依曼体系的特 点 1）数据与指令都存储在存储器中 2）被大多数计算机所采用 3）ARM7——冯诺依曼体系
4
5、CISC:复杂指令集（Complex Instruction Set Computer） ▪具有大量的指令和寻址方式 ▪8/2原则：80%的程序只使用20%的指令 ▪大多数程序只使用少量的指令就能够运行。 6、RISC：精简指令集（Reduced Instruction Set Computer) ▪在通道中只包含最有用的指令 ▪确保数据通道快速执行每一条指令 ▪使CPU硬件结构设计变得更为简单
7、流水线技术: 几个指令可以并行执行 提高了CPU的运行效率 内部信息流要求通畅流动
为增加处理器指令流的速度,ARM7 系列使用3级流水线. 允许多个操作同时处理，而非顺序执行。
ARM Thumb PC PC
Fetch
从存储器中读取指令
PC - 4 PC-2
Decode
解码指令中用到的寄存器
PC - 8 PC - 4
高速设备
10
12、存储器系统
RAM:随机存取存储器 SRAM：静态随机存储器 DRAM：动态随机存储器
1）SRAM比DRAM快 2）SRAM比DRAM耗电多 3）DRAM存储密度比SRAM高得多 4）DRAM需要周期性刷新 ROM:只读存储器 FLASH：闪存
CS R/W Addr Data
CS R/W RAS CAS Addr Data
Execute
寄存器读（从寄存器Bank） 移位及ALU操作 寄存器写（到寄存器Bank ）
PC指向正被取指的指令,而非正在执行的指令 6
8、最佳流水线
Cycle Operation ADD SUB ORR AND ORR EOR
123456789
FDE
FDE
FDEM
FDE
FDE
FDE
W
F – 取指 D – 解码
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2、ARM7TDMI 外部接口
时钟 中断
ARM7TDMI 内核
数据总线 地址总线
控制
存储器接口
复位 协处理器接口
13
3、ARM7TDMI 方框图
控制信号
地址总线
ARM7TDM 内核
数据总线
BUS
Splitter
A[31:0] DOUT[31:0] DIN[31:0] D[31:0]
TAP 控制器
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7、ARM7EJ-S
ARM7EJ-S 是可综合的内核版本: ARM体系结构 V5TEJ Jazelle Java 加速技术 增强的DSP 指令系统 5级流水线 高性能乘法器 实时调试EmbeddedICE-RT ETM 接口 向后兼容其它 ARM7内核 兼容 V5TE 体系
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ARM体系结构版本 - 2
高 数据
速
缓
CACHE
CPU
存
主存
控
制
地址
器
数据
1、为什么采用高速缓存
微处理器的时钟频率比内存速度提高快得多,高速缓存可以提 高内存的平均性能。
2、高速缓存的工作原理
高速缓存是一种小型、快速的存储器，它保存部分主存内容 的拷贝。
9
11、总线和总线桥
CPU
高速总线
低速设备
低速总线
桥
存储器
高速设备
数据
Embedded
ICE 逻辑
JTAG 接口
14
4、ARM7TDMI 内核
地址自增器
B
寄存器 Bank
乘法器
PC
A
地址寄存器
Vectors
指令解码
写数据 寄存器
读数据 寄存器
D[31:0]
桶 移位器
ALU
ALU
15
5、外部地址产生
PC[31:2] ARM State PC[31:1] Thumb State
19
1.3 ARM 架构
1、数据和指令类型
ARM 采用的是32位架构. ARM 约定:
▪Byte : 8 bits ▪Halfword ：16 bits (2 byte) ▪Word : 32 bits (4 byte)
大部分ARM core 提供： ▪ARM 指令集（32-bit） ▪Thumb 指令集（16-bit ）
SRAM DRAM
11
1.2 ARM7处理器内核
1、ARM7TDMI处理器 ARM7TDMI 特性
3 级流水线 冯.诺依曼架构 CPI(Cycle Per Instruction) 约为1.9 T-Thumb 架构扩展, 提供两个独立指令集:
ARM 指令,均为 32位 Thumb指令，均为 16位 两种运行状态，用来选择哪个指令集被 执行 D - 内核具有Debug扩展结构 M – 增强乘法器 (32x8) 支持64位结果. I - EmbeddedICE 逻辑
2
3、哈佛体系结构
地址
指令寄存器
控制器
指令
数据通道
输入
输出
中央处理器
地址 数据
程序存储器
指令0 指令1 指令2
数据存储器
数据0 数据1 数据2
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4、哈佛体系结构的特点 1）程序存储器与数据存储器分开 2）提供了较大的数存储器带宽 3）适合于数字信号处理 4）大多数DSP都是哈佛结构 5）ARM9是哈佛结构
ALU[31:0]
0x1C 向量
0x00 INC
自增器
地址 寄存器
A[31:0]
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6、ARM7TDMHale Waihona Puke Baidu-S
ARM7TDMI-S 是ARM7TDMI 的完全可合 成 版本 指令集和周期与ARM7TDMI 固化版本兼容
完全可合成的 RTL 使用了纲要设计构件的组件 ALU 寄存器bank
单周期设计（上升沿）单一总线接口
E – 执行
该例中用6个时钟周期执行了6条指令 所有的操作都在寄存器中（单周期执行） 指令周期数 (CPI) = 1
7
9、超标量执行
超标量CPU采用多条流水线结构
指令CACHE
预取
流 译码1 水 译码2 线 执行1 1
执行2
预取
流 译码1 水 译码2 线 执行1 2
执行2
数据
8
10、高速缓存（CACHE）
V3版本推出32位寻址能力,结构扩展变化为 T—16位压缩指令集 M—增强型乘法器,产生全64位结果(32X3264or32X32+64 64)
V4版本增加了半字load和store指令 V5版本改进了ARM和Thumb之间的交互,结构扩展变化为:
E---增强型DSP指令集,包括全部算法操作和16位乘法操作 J----支持新的JAVA,提供字节代码执行的硬件和优化软件加 速功能
第二章ARM微处理器及其硬件体系结构
1.1 硬件基础
1、冯·诺依曼体系结构模型
指令寄存器 控制器
数据通道
输入
输出
中央处理器
存储器
程序
指令0 指令1 指令2 指令3 指令4
数据
数据0 数据1 数据2
1
2、冯·诺依曼体系的特 点 1）数据与指令都存储在存储器中 2）被大多数计算机所采用 3）ARM7——冯诺依曼体系
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5、CISC:复杂指令集（Complex Instruction Set Computer） ▪具有大量的指令和寻址方式 ▪8/2原则：80%的程序只使用20%的指令 ▪大多数程序只使用少量的指令就能够运行。 6、RISC：精简指令集（Reduced Instruction Set Computer) ▪在通道中只包含最有用的指令 ▪确保数据通道快速执行每一条指令 ▪使CPU硬件结构设计变得更为简单