8位数码管动态显示的频率计

一、课程设计要求

设计一个8位数码管显示的频率计（频率分辨率为0.1Hz）。

二、总体结构框图

系统时钟分频及控制

计数数

据

锁

存

动

态

扫

描

数码管

段选

待

测

频

率数码管

位选数码管显示

图1 总体结构框图

三、课程设计原理

在电子技术中，频率是最基本的参数之一，并且与许多点参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得尤为重要。测量频率的方法有很多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。

数字式频率计的测量原理有两类：一是直接测频法，即在一定的闸门时间内测量被测信号的脉冲个数；二是间接测频法即周期法，如周期测频法。直接测频法适用于高频信号的频率测量，通常采用计数器、数据锁存器及控制电路实现，并通过改变计数阀门的时间长短以达到不同的测量精度；间接测频法适用于低频信号的频率测量。

本次课程设计中使用的是直接测频法，即用计数器在计算机10s内输入信号周期的个数，其测频范围为0Hz-9999999.9Hz。

四、器件的选择

1、装有QuartusII软件的计算机一台。

2、芯片：使用altera公司生产的Cyclone系列芯片，本实验箱中为

EP1C8Q208C8N芯片。

3、EDA实验箱一个。

4、下载接口是数字芯片的下载接口（JTAG）主要用于FPGA芯片的数据下载。

5、时钟源。

五、功能模块和信号仿真图以及源程序

(1) 系统时钟分频及控制的功能模块图及其源程序

图2 功能模块图

作用：将试验箱上的20MHz的晶振分频，输出CLOCK为数码管提供1kHz的动态扫描频率。TSTEN输出为0.05s的信号，对频率计中的32位十进制计数器CNT10的ENA使能端进行同步控制，当TSTEN高电平时允许计数，低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前一秒的计数值锁存进锁存器REG32B中，并由外部的十进制7段数码管显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清零信号而不断闪烁。锁存信号后，必须有一个清零信号CLR_CNT对计数器进行清零，为下一秒的计数操作做准备。

该模块的信号仿真图如下：

图3 仿真波形图

源程序如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY FPKZ IS

PORT(CLK:IN STD_LOGIC;

TSTEN : OUT STD_LOGIC;

CLR_CNT : OUT STD_LOGIC;

LOAD : OUT STD_LOGIC;

CLOCK:OUT STD_LOGIC);

END FPKZ;

ARCHITECTURE BEHAV OF FPKZ IS

SIGNAL COUNT1:INTEGER RANGE 0 TO 20000; SIGNAL COUNT2:INTEGER RANGE 0 TO 20000; SIGNAL CLK_DATA1:STD_LOGIC;

SIGNAL CLK_DATA2:STD_LOGIC;

SIGNAL DIV2CLK : STD_LOGIC;

BEGIN

PROCESS(CLK)

BEGIN

IF CLK'EVENT AND CLK='1' THEN

IF COUNT1=10000 THEN

COUNT1<=0;

CLK_DATA1<=NOT CLK_DATA1;

ELSE COUNT1<=COUNT1+1;

END IF;

END IF;

END PROCESS;

PROCESS(CLK_DATA1)

BEGIN

IF CLK_DATA1'EVENT AND CLK_DATA1='1' THEN IF COUNT2=500 THEN

COUNT2<=0;

CLK_DATA2<=NOT CLK_DATA2;

ELSE COUNT2<=COUNT2+1;

END IF;

END IF;

END PROCESS;

PROCESS(CLK_DATA2)

BEGIN

IF(CLK_DATA2'EVENT AND CLK_DATA2='1') THEN DIV2CLK<=NOT DIV2CLK;

END IF;

END PROCESS;

PROCESS(CLK_DATA2,DIV2CLK)

BEGIN

IF(CLK_DATA2='0' AND DIV2CLK='0') THEN

CLR_CNT<='1';

ELSE

CLR_CNT<='0';

END IF;

END PROCESS;

CLOCK<=CLK_DATA2;

LOAD<=NOT DIV2CLK;

TSTEN<=DIV2CLK;

END BEHAV;

(2) 十进制计数器的功能模块图及其源程序

图4 功能模块图

作用：当使能端为高电平，清零端为低电平时，实现十进制计数功能。

第一个CNT10计数输出CQ=9时，下一秒时钟上升沿到来时，将产生一个CARRY_OUT信号作为下一个CNT10的时钟信号，同时CQ清零，依次递推到8个CNT10。

当清零端为低电平，使能端为低电平时停止计数。

当清零端为高电平时，计数器清零。

该模块的信号仿真图如下：

图5 仿真波形图

源程序如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY CNT10 IS

PORT(CLK: IN STD_LOGIC;