第6章VerilogHDL设计进阶
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第6章 Verilog HDL设计进阶
第6章VerilogHDL设计进阶
6.1 过程结构中的赋值语句
6.1.1 过程中的阻塞式赋值
目标变量名 = 驱动表达式;
6.1.2 过程中的非阻塞式赋值 目标变量名 <= 驱动表达式;
第6章VerilogHDL设计进阶
6.1 过程结构中的赋值语句
6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律
6.3.4 使用循环语句设计乘法器 2. integer整数型寄存器类型定义
integer 标识符1，标识符2，... ，标识符n [msb：lsb] ;
第6章VerilogHDL设计进阶
6.3 移位寄存器之Verilog HDL设计
6.3.4 使用循环语句设计乘法器 3. for语句
3个步骤： （1）本次循环开始前根据“循环初始值设置表达式”计算获得循环次数初始值。 （2）在本次循环开始前根据“循环控制条件表达式”计算所得的数据判断是否满 足继续循环的条件，如果“循环控制条件表达式”为真，则继续执行“循环体语句 结构”中的语句，否则即刻跳出循环。 （3）在本次循环结束时，根据“循环控制变量增值表达式”计算出循环控制变量 的数值，然后跳到以上步骤（2）。
第6章VerilogHDL设计进阶
6.1 过程结构中的赋值语句
6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律
第6章VerilogHDL设计进阶
6.1 过程结构中的赋值语句
6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律
第6章VerilogHDL设计进阶
6.1 过程结构中的赋值语句
化繁琐为简单（经验之谈）： 1，时序电路中都使用非阻塞性赋值！ 2，组合电路中都使用阻塞性赋值！
6.3 移位寄存器之Verilog HDL设计
6.3.3 使用移位操作符设计移位寄存器
第6章VerilogHDL设计进阶
6.3 移位寄存器之Verilog HDL设计
6.3.3 使用移位操作符设计移位寄存器
第6章VerilogHDL设计进阶
6.3 移位寄存器之Verilog HDL设计
试比较以下左右两段语句的操作结果：
第6章VerilogHDL设计进阶
6.3 移位寄存器之Verilog HDL设计
6.3.2 移位模式可控的8位移位寄存器设计
第6章VerilogHDL设计进阶
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6.3 移位寄存器之Verilog HDL设计
6.3.2 移位模式可控的8位移位寄存器设计
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6.3.1 含同步并行预置功能的8位移位寄存器设计 REG8[6:0] <= REG8[7:1] ;
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6.3 移位寄存器之Verilog HDL设计
6.3.1 含同步并行预置功能的8位移位寄存器设计
(* synthesis, probe_port *) reg [7:0] REG8 ; (* synthesis, probe_port *) (* synthesis, probe_port，keep *) reg [7:0] REG8 ;
第6章VerilogHDL设计进阶
6.3 移位寄存器之Verilog HDL设计
6.3.4 使用循环语句设计乘法器 1. 参数定义关键词parameter
parameter 标识符名1 = 表达式或数值1，标识符名2 = 表达式或数值2，. . . ；
第6章VerilogHDL设计进阶
6.3 移位寄存器之Verilog HDL设计
第6章VerilogHDL设计进阶
6.2 过程语句归纳
第6章VerilogHDL设计进阶
6.2 过程语句归纳
第6章VerilogHDL设计进阶
6.2 过程语句归纳
第6章VeBiblioteka BaiduilogHDL设计进阶
6.2 过程语句归纳
第6章VerilogHDL设计进阶
6.3 移位寄存器之Verilog HDL设计
6.3 移位寄存器之Verilog HDL设计
6.3.4 使用循环语句设计乘法器 5. while语句
图6-1第3 64章位Ver乘ilog法HD器L设R计T进L阶电路图
6.3 移位寄存器之Verilog HDL设计
6.3.4 使用循环语句设计乘法器
6. 循环语句使用注意事项
循环语句的使用中，需要特别注意的是，不要把它们混同于普通 软件描述语言中的循环语句。作为硬件描述语言的循环语句，每多一 次循环就要多加一个相应功能的硬件模块。因此，循环语句的使用要 时刻关注逻辑资源的耗用量和利用率、可用资源的大小，和性能与硬 件成本比。
第6章VerilogHDL设计进阶
6.3 移位寄存器之Verilog HDL设计
6.3.4 使用循环语句设计乘法器
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6.3 移位寄存器之Verilog HDL设计
6.3.4 使用循环语句设计乘法器 4. repeat语句 5. while语句
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6.1 过程结构中的赋值语句
6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律
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6.1 过程结构中的赋值语句
6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律
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6.1 过程结构中的赋值语句
6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律
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6.2 过程语句归纳
1. always语句为一无限循环语句 2. 过程中的顺序语句具有明显的顺序和并行双重性 3. 过程语句本身是并行语句 4. 一个过程中只允许描述对应于一个时钟信号的同步时序逻辑 5. 注意不完整条件语句与时序电路的关系，如果设计的是组合电路， 一定要保证条件完整。
在软件语言中，只要时间允许，无论循环多少次都不会额外增加 任何资源和成本。此外，与软件语言编程不同，基于硬件语言的程序 优劣的标准不是程序的规整，整洁，短小精干或各类运算符号和函数 的熟练应用等，而是高性能、高速度和高资源利用率，它们与程序的 表达形式几乎没有关系。
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6.4 if语句概述
if语句的结构大致可归纳成以下3种：
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6.1 过程结构中的赋值语句
6.1.1 过程中的阻塞式赋值
目标变量名 = 驱动表达式;
6.1.2 过程中的非阻塞式赋值 目标变量名 <= 驱动表达式;
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6.1 过程结构中的赋值语句
6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律
6.3.4 使用循环语句设计乘法器 2. integer整数型寄存器类型定义
integer 标识符1，标识符2，... ，标识符n [msb：lsb] ;
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6.3.4 使用循环语句设计乘法器 3. for语句
3个步骤： （1）本次循环开始前根据“循环初始值设置表达式”计算获得循环次数初始值。 （2）在本次循环开始前根据“循环控制条件表达式”计算所得的数据判断是否满 足继续循环的条件，如果“循环控制条件表达式”为真，则继续执行“循环体语句 结构”中的语句，否则即刻跳出循环。 （3）在本次循环结束时，根据“循环控制变量增值表达式”计算出循环控制变量 的数值，然后跳到以上步骤（2）。
第6章VerilogHDL设计进阶
6.1 过程结构中的赋值语句
6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律
第6章VerilogHDL设计进阶
6.1 过程结构中的赋值语句
6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律
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6.1 过程结构中的赋值语句
化繁琐为简单（经验之谈）： 1，时序电路中都使用非阻塞性赋值！ 2，组合电路中都使用阻塞性赋值！
6.3 移位寄存器之Verilog HDL设计
6.3.3 使用移位操作符设计移位寄存器
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6.3 移位寄存器之Verilog HDL设计
6.3.3 使用移位操作符设计移位寄存器
第6章VerilogHDL设计进阶
6.3 移位寄存器之Verilog HDL设计
试比较以下左右两段语句的操作结果：
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6.3 移位寄存器之Verilog HDL设计
6.3.2 移位模式可控的8位移位寄存器设计
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6.3.2 移位模式可控的8位移位寄存器设计
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6.3.1 含同步并行预置功能的8位移位寄存器设计 REG8[6:0] <= REG8[7:1] ;
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6.3 移位寄存器之Verilog HDL设计
6.3.1 含同步并行预置功能的8位移位寄存器设计
(* synthesis, probe_port *) reg [7:0] REG8 ; (* synthesis, probe_port *) (* synthesis, probe_port，keep *) reg [7:0] REG8 ;
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6.3 移位寄存器之Verilog HDL设计
6.3.4 使用循环语句设计乘法器 1. 参数定义关键词parameter
parameter 标识符名1 = 表达式或数值1，标识符名2 = 表达式或数值2，. . . ；
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6.3 移位寄存器之Verilog HDL设计
第6章VerilogHDL设计进阶
6.2 过程语句归纳
第6章VerilogHDL设计进阶
6.2 过程语句归纳
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6.2 过程语句归纳
第6章VeBiblioteka BaiduilogHDL设计进阶
6.2 过程语句归纳
第6章VerilogHDL设计进阶
6.3 移位寄存器之Verilog HDL设计
6.3 移位寄存器之Verilog HDL设计
6.3.4 使用循环语句设计乘法器 5. while语句
图6-1第3 64章位Ver乘ilog法HD器L设R计T进L阶电路图
6.3 移位寄存器之Verilog HDL设计
6.3.4 使用循环语句设计乘法器
6. 循环语句使用注意事项
循环语句的使用中，需要特别注意的是，不要把它们混同于普通 软件描述语言中的循环语句。作为硬件描述语言的循环语句，每多一 次循环就要多加一个相应功能的硬件模块。因此，循环语句的使用要 时刻关注逻辑资源的耗用量和利用率、可用资源的大小，和性能与硬 件成本比。
第6章VerilogHDL设计进阶
6.3 移位寄存器之Verilog HDL设计
6.3.4 使用循环语句设计乘法器
第6章VerilogHDL设计进阶
6.3 移位寄存器之Verilog HDL设计
6.3.4 使用循环语句设计乘法器 4. repeat语句 5. while语句
第6章VerilogHDL设计进阶
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6.1 过程结构中的赋值语句
6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律
第6章VerilogHDL设计进阶
6.1 过程结构中的赋值语句
6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律
第6章VerilogHDL设计进阶
6.1 过程结构中的赋值语句
6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律
第6章VerilogHDL设计进阶
6.2 过程语句归纳
1. always语句为一无限循环语句 2. 过程中的顺序语句具有明显的顺序和并行双重性 3. 过程语句本身是并行语句 4. 一个过程中只允许描述对应于一个时钟信号的同步时序逻辑 5. 注意不完整条件语句与时序电路的关系，如果设计的是组合电路， 一定要保证条件完整。
在软件语言中，只要时间允许，无论循环多少次都不会额外增加 任何资源和成本。此外，与软件语言编程不同，基于硬件语言的程序 优劣的标准不是程序的规整，整洁，短小精干或各类运算符号和函数 的熟练应用等，而是高性能、高速度和高资源利用率，它们与程序的 表达形式几乎没有关系。
第6章VerilogHDL设计进阶
6.4 if语句概述
if语句的结构大致可归纳成以下3种：