《内部存储器》PPT课件
合集下载
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。 • 刷新操作有两种刷新方式：
– 集中式刷新:DRAM的所有行在每一个刷新周 期中都被刷新。
• 例如刷新周期为8ms的内存来说，所有行的集中式刷新必须每隔8ms进行一次。 为此将8ms时间分为两部分：前一段时间进行正常的读/写操作，后一段时间 （8ms至正常读/写周期时间）做为集中刷新操作时间。
d=设计要求的存储器容量/选择芯片存储器容量 [例2] 利用1M×4位的SRAM芯片，设计一个存储容量 为1M×8位的SRAM存储器。 解：所需芯片数量=(1M×8)/(1M×4)=2片
21
3.3 DRAM存储器
2、字存储容量扩展 • 给定的芯片存储容量较小（字数少），不满足设计要
求的总存储容量，此时需要用多片给定芯片来扩展字 数。三组信号组中给定芯片的地址总线和数据总线公 用，控制总线中R/W公用，使能端EN不能公用，它由 地址总线的高位段译码来决定片选信号。所需芯片数 仍由（d=设计要求的存储器容量/选择芯片存储器容 量） [例3]利用1M×8位的DRAM芯片设计2M×8位的DRAM存储 器 解：所需芯片数d=（2M×8）/（1M×8）=2(片)
3、可编程ROM • EPROM叫做光擦除
可编程可读存储器。 它的存储内容可以 根据需要写入，当 需要更新时将原存 储内容抹去，再写 • 现以浮栅雪崩注入 型MOS管为存储元 的EPROM为例进行 说明，结构如右图 所示。
9
3.2 SRAM存储器
• 存储体（256×128×8） – 通常把各个字的同一个字的同一位集成在一个芯片（32K×1）中，32K 位排成256×128的矩阵。8个片子就可以构成32KB。
• 地址译码器 – 采用双译码的方式（减少选择线的数目）。 – A0~A7为行地址译码线 – A8~A14为列地址译码线
三、读/写周期 • 读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的
下降沿为止的时间，也就是连续两个读周期的时间间隔。通常为控制方便， 读周期和写周期时间相等。
18
3.3 DRAM存储器
wk.baidu.com19
3.3 DRAM存储器
四、 刷新周期 • 刷新周期：DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时
10
3.2 SRAM存储器
• 读与写的互锁逻辑 控制信号中CS是片选信号，CS
有效时（低电平），门G1、G2均被 打开。OE为读出使能信号，OE有效 时（低电平），门G2开启，当写命 令WE=1时（高电平），门G1关闭， 存储器进行读操作。写操作时， WE=0，门G1开启，门G2关闭。注 意，门G1和G2是互锁的，一个开启 时另一个必定关闭，这样保证了读
写入时序中的错误，并画出正确的写入时序图。
解：点击上图
13
3.3 DRAM存储器
一、DRAM存储位元的记忆原理 SRAM存储器的存储位元是一个触发器，它具有两个稳定的状态。而
DRAM存储器的存储位元是由一个MOS晶体管和电容器组成的记忆电路，如图 3.6所示。
14
3.3 DRAM存储器
2储冲器打入元为于给存、4位冲关读高打上线冲送5后由坏存此刷出D器M注输的和不1开存则的现充表电电储位器关开数位高是电储、 、OO图、30此和闭打D元线M容M电0元器闭放）开所上器到=存于性储时新缓送意出。写会U元关闭（据线，位容了、到1图图SI关储是电满存容荷了—OON(T时刷，开位为上，管M/D(读和，打。存，储读位输缓冲到，缓这操同aMc。闭，RD上打线器1读=图存=SS((O))—cdO使的由荷电储器时01/管管输新输，线高的表表0写I出刷输开行储通位出元入冲器位输冲是作时中)NUW)此、输，开上充O出经(储送S表。表b=T，和出缓入输上，电示示到管当新出（选的过元，中缓器线入器因是发1/读为用信电量荷了放，S),时刷入而的电M1读放刷位到。示即表示管送于位缓冲缓入；打荷存写电，缓缓线输重必原冲打上缓总为互生R1出低O电输新缓行高，放大新元存输送从/D，息容来时电代1示(S到是线Wc冲器冲数行开通储1容电冲冲为出写须存器开，冲是读斥。1O）做，管)出缓冲选电表打器缓。到储入到存是写容读为U存而器体，没表1电放器关器据选过了上容器器高缓恢的关，再器互操的1，，缓冲器线平示开发冲T存缓位。储破为或当出储。器，复闭输经与锁作，/1输所上代有存，。10，
– 可编程ROM：用户后写入内容，有些可以多次写入。 • 一次性编程的PROM • 多次编程的EPROM和E2PROM。
30
3.4 只读存储器和闪速存储器
1、掩模ROM掩模ROM的阵列结构和存储元
31
3.4 只读存储器和闪速存储器
2、掩模ROM的逻辑符号和内部逻辑框图
32
3.4 只读存储器和闪速存储器
11
3.2 SRAM存储器
三、存储器的读写周期 • 读周期
– 读出时间Taq – 读周期时间Trc • 写周期 – 写周期时间Twc – 写时间twd • 存取周期 – 读周期时间Trc=写时间twd
12
例1P70：图3.5(a)是SRA的写入时序图。其中R/W是读/ 写命令控制线，当R/W线为低电平时，存储器按给定 地址把数据线上的数据写入存储器。请指出图3.5(a)
（2）增加了刷新计数器和相应的控制电路。DRAM读出后必须刷 新，而未读写的存储元也要定期刷新，而且要按行刷新，所以 刷新计数器的长度等于行地址锁存器。刷新操作与读/写操作是 交替进行的，所以通过2选1多路开关来提供刷新行地址或正常 读/写的行地址。
16
3.3 DRAM存储器
17
3.3 DRAM存储器
– 分散式刷新:每一行的刷新插入到正常的读/ 写周期之中。
• 例如p72图3.7所示的DRAM有1024行，如果刷新周期为8ms，则每一行必须每隔 8ms÷1024=7.8us进行一次。
20
3.3 DRAM存储器
五、存储器容量的扩充 1、字长位数扩展
给定的芯片字长位数较短，不满足设计要求的存 储器字长，此时需要用多片给定芯片扩展字长位数。 三组信号线中，地址线和控制线公用而数据线单独分 开连接。
– RAM：双极型/MOS – ROM：MROM/PROM/EPROM/EEPROM • 按信息的可保存性分类：永久性和非永久性的 • 按存储器系统中的作用分类：主/辅/缓/控
2
3.1存储器概述
二、存储器分级结构 1、目前存储器的特点是： • 速度快的存储器价格贵，容量小； • 价格低的存储器速度慢，容量大。 在计算机存储器体系结构设计时，我们希望存储器系统的性能高、价格低， 那么在存储器系统设计时，应当在存储器容量，速度和价格方面的因素作折 中考虑，建立了分层次的存储器体系结构如下图所示。
22
3.3 DRAM存储器
3、存储器模块条 • 存储器通常以插槽用模块条形式供应市场。这种模块
条常称为内存条，它们是在一个条状形的小印制电路 板上，用一定数量的存储器芯片，组成一个存储容量 固定的存储模块。如图所示。 • 内存条有30脚、72脚、100脚、144脚、168脚等多种 形式。
– 30脚内存条设计成8位数据线，存储容量从256KB～32MB。 – 72脚内存条设计成32位数据总线 – 100脚以上内存条既用于32位数据总线又用于64位数据总线，
第三章 内部存储器
3.1存储器概述 3.2SRAM存储器 3.3DRAM存储器 3.4只读存储器和闪速存储器 3.5并行存储器 3.6Cache存储器
返回
1
3.1存储器概述
一、分类 • 按存储介质分类：磁表面/半导体存储器 • 按存取方式分类：随机/顺序存取（磁带） • 按读写功能分类：ROM，RAM
29
3.4 只读存储器和闪速存储器
一、只读存储器 ROM叫做只读存储器。顾名思义，只读的意思是在
它工作时只能读出，不能写入。然而其中存储的原始 数据，必须在它工作以前写入。只读存储器由于工作 可靠，保密性强，在计算机系统中得到广泛的应用。 主要有两类：
– 掩模ROM：掩模ROM实际上是一个存储内容固定的ROM， 由生产厂家提供产品。
7
3.2 SRAM存储器
一、基本的静态存储元阵列 1、存储位元 2、三组信号线
– 地址线 – 数据线
• 行线 • 列线 – 控制线
8
3.2 SRAM存储器
二、基本的SRAM逻辑结构 • SRAM芯大多采用双译码方式，
以便组织更大的存储容量。采用 了二级译码：将地址分成x向、y 向两部分如图所示。
通常取写操作时间等于读操作时间，故称为存储器存取 时间。
• 存储周期：指连续启动两次读操作所需间隔的最小时间。 通常，存储周期略大于存取时间，其时间单位为ns。
• 存储器带宽：单位时间里存储器所存取的信息量，通常
以位/秒或字节/秒做度量单位。
6
3.2 SRAM存储器
• 主存（内部存储器）是半导体存储器。根据信息存储的机理不同可以分为两 类： – 静态读写存储器(SRAM)：存取速度快 – 动态读写存储器(DRAM)：存储容量不如DRAM大。
24
3.3 DRAM存储器
• CDRAM带高速缓冲存储器（cache）的动态存储器， 它是在通常的DRAM芯片内又集成了一个小容量的 SRAM，从而使DRAM芯片的性能得到显著改进。如图 所示出1M×4位CDRAM芯片的结构框图，其中SRAM 为512×4位。
25
3.3 DRAM存储器
• SDRAM同步型动态存储器。计算机系统中的CPU使用的是系统时钟，SDRAM 的操作要求与系统时钟相同步，在系统时钟的控制下从CPU获得地址、数据 和控制信息。换句话说，它与CPU的数据交换同步于外部的系统时钟信号， 并且以CPU/存储器总线的最高速度运行，而不需要插入等待状态。其原理和 时序关系见下一页图和动画。
15
3.3 DRAM存储器
二、DRAM芯片的逻辑结构 下面我们通过一个例子来看一下动态存储器的逻辑结构如图。 • 图3.7(a)示出1M×4位DRAM芯片的管脚图，其中有两个电源
脚、两个地线脚，为了对称，还有一个空脚（NC）。 • 图3.7(b)是该芯片的逻辑结构图。与SRAM不同的是：
（1）增加了行地址锁存器和列地址锁存器。由于DRAM存储器 容量很大，地址线宽度相应要增加，这势必增加芯片地址线 的管脚数目。为避免这种情况，采取的办法是分时传送地址 码。若地址总线宽度为10位，先传送地址码A0～A9，由行 选通信号RAS打入到行地址锁存器；然后传送地址码A10～ A19，由列选通信号CRS打入到列地址锁存器。芯片内部两 部分合起来，地址线宽度达20位，存储容量为1M×4位。
存储容量从4MB～512MB。
23
3.3 DRAM存储器
六、高级的DRAM结构 • FPM DRAM：快速页模式动态存储器，它是根据程序
的局部性原理来实现的。读周期和写周期中，为了寻 找一个确定的存储单元地址，首先由低电平的行选通 信号RAS确定行地址，然后由低电平的列选信号CAS确 定列地址。下一次寻找操作，也是由RAS选定行地址， CAS选定列地址，依此类推，如下图所示。
• 分层存储器系统之间的连接关系
5
3.1.3主存储器的技术指标
• 字存储单元：存放一个机器字的存储单元，相应的单元 地址叫字地址。
• 字节存储单元：存放一个字节的单元，相应的地址称为 字节地址。
• 存储容量：指一个存储器中可以容纳的存储单元总数。
• 存取时间又称存储器访问时间：指一次读操作命令发出 到该操作完成，将数据读出到数据总线上所经历的时间。
26
27
3.3 DRAM存储器
[例4] CDRAM 一片CDRAM的容量为1M×4位，8片这样的芯片可组成1M×32位4MB的
28
3.3 DRAM存储器
七、DRAM主存读/写的正确性校验 DRAM通常用做主存储器，其读写操作的正确性与可靠性至关重要。为此除 了正常的数据位宽度，还增加了附加位，用于读/写操作正确性校验。增加的 附加位也要同数据位一起写入DRAM中保存。其原理如图所示。
3
3.1.2 存储器分级结构
2、分级结构 • 高速缓冲存储器简称cache，它
是计算机系统中的一个高速小 容量半导体存储器。 • 主存储器简称主存，是计算机 系统的主要存储器，用来存放 计算机运行期间的大量程序和 数据。 • 外存储器简称外存，它是大容 量辅助存储器。
4
3.1.2 存储器分级结构
– 集中式刷新:DRAM的所有行在每一个刷新周 期中都被刷新。
• 例如刷新周期为8ms的内存来说，所有行的集中式刷新必须每隔8ms进行一次。 为此将8ms时间分为两部分：前一段时间进行正常的读/写操作，后一段时间 （8ms至正常读/写周期时间）做为集中刷新操作时间。
d=设计要求的存储器容量/选择芯片存储器容量 [例2] 利用1M×4位的SRAM芯片，设计一个存储容量 为1M×8位的SRAM存储器。 解：所需芯片数量=(1M×8)/(1M×4)=2片
21
3.3 DRAM存储器
2、字存储容量扩展 • 给定的芯片存储容量较小（字数少），不满足设计要
求的总存储容量，此时需要用多片给定芯片来扩展字 数。三组信号组中给定芯片的地址总线和数据总线公 用，控制总线中R/W公用，使能端EN不能公用，它由 地址总线的高位段译码来决定片选信号。所需芯片数 仍由（d=设计要求的存储器容量/选择芯片存储器容 量） [例3]利用1M×8位的DRAM芯片设计2M×8位的DRAM存储 器 解：所需芯片数d=（2M×8）/（1M×8）=2(片)
3、可编程ROM • EPROM叫做光擦除
可编程可读存储器。 它的存储内容可以 根据需要写入，当 需要更新时将原存 储内容抹去，再写 • 现以浮栅雪崩注入 型MOS管为存储元 的EPROM为例进行 说明，结构如右图 所示。
9
3.2 SRAM存储器
• 存储体（256×128×8） – 通常把各个字的同一个字的同一位集成在一个芯片（32K×1）中，32K 位排成256×128的矩阵。8个片子就可以构成32KB。
• 地址译码器 – 采用双译码的方式（减少选择线的数目）。 – A0~A7为行地址译码线 – A8~A14为列地址译码线
三、读/写周期 • 读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的
下降沿为止的时间，也就是连续两个读周期的时间间隔。通常为控制方便， 读周期和写周期时间相等。
18
3.3 DRAM存储器
wk.baidu.com19
3.3 DRAM存储器
四、 刷新周期 • 刷新周期：DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时
10
3.2 SRAM存储器
• 读与写的互锁逻辑 控制信号中CS是片选信号，CS
有效时（低电平），门G1、G2均被 打开。OE为读出使能信号，OE有效 时（低电平），门G2开启，当写命 令WE=1时（高电平），门G1关闭， 存储器进行读操作。写操作时， WE=0，门G1开启，门G2关闭。注 意，门G1和G2是互锁的，一个开启 时另一个必定关闭，这样保证了读
写入时序中的错误，并画出正确的写入时序图。
解：点击上图
13
3.3 DRAM存储器
一、DRAM存储位元的记忆原理 SRAM存储器的存储位元是一个触发器，它具有两个稳定的状态。而
DRAM存储器的存储位元是由一个MOS晶体管和电容器组成的记忆电路，如图 3.6所示。
14
3.3 DRAM存储器
2储冲器打入元为于给存、4位冲关读高打上线冲送5后由坏存此刷出D器M注输的和不1开存则的现充表电电储位器关开数位高是电储、 、OO图、30此和闭打D元线M容M电0元器闭放）开所上器到=存于性储时新缓送意出。写会U元关闭（据线，位容了、到1图图SI关储是电满存容荷了—OON(T时刷，开位为上，管M/D(读和，打。存，储读位输缓冲到，缓这操同aMc。闭，RD上打线器1读=图存=SS((O))—cdO使的由荷电储器时01/管管输新输，线高的表表0写I出刷输开行储通位出元入冲器位输冲是作时中)NUW)此、输，开上充O出经(储送S表。表b=T，和出缓入输上，电示示到管当新出（选的过元，中缓器线入器因是发1/读为用信电量荷了放，S),时刷入而的电M1读放刷位到。示即表示管送于位缓冲缓入；打荷存写电，缓缓线输重必原冲打上缓总为互生R1出低O电输新缓行高，放大新元存输送从/D，息容来时电代1示(S到是线Wc冲器冲数行开通储1容电冲冲为出写须存器开，冲是读斥。1O）做，管)出缓冲选电表打器缓。到储入到存是写容读为U存而器体，没表1电放器关器据选过了上容器器高缓恢的关，再器互操的1，，缓冲器线平示开发冲T存缓位。储破为或当出储。器，复闭输经与锁作，/1输所上代有存，。10，
– 可编程ROM：用户后写入内容，有些可以多次写入。 • 一次性编程的PROM • 多次编程的EPROM和E2PROM。
30
3.4 只读存储器和闪速存储器
1、掩模ROM掩模ROM的阵列结构和存储元
31
3.4 只读存储器和闪速存储器
2、掩模ROM的逻辑符号和内部逻辑框图
32
3.4 只读存储器和闪速存储器
11
3.2 SRAM存储器
三、存储器的读写周期 • 读周期
– 读出时间Taq – 读周期时间Trc • 写周期 – 写周期时间Twc – 写时间twd • 存取周期 – 读周期时间Trc=写时间twd
12
例1P70：图3.5(a)是SRA的写入时序图。其中R/W是读/ 写命令控制线，当R/W线为低电平时，存储器按给定 地址把数据线上的数据写入存储器。请指出图3.5(a)
（2）增加了刷新计数器和相应的控制电路。DRAM读出后必须刷 新，而未读写的存储元也要定期刷新，而且要按行刷新，所以 刷新计数器的长度等于行地址锁存器。刷新操作与读/写操作是 交替进行的，所以通过2选1多路开关来提供刷新行地址或正常 读/写的行地址。
16
3.3 DRAM存储器
17
3.3 DRAM存储器
– 分散式刷新:每一行的刷新插入到正常的读/ 写周期之中。
• 例如p72图3.7所示的DRAM有1024行，如果刷新周期为8ms，则每一行必须每隔 8ms÷1024=7.8us进行一次。
20
3.3 DRAM存储器
五、存储器容量的扩充 1、字长位数扩展
给定的芯片字长位数较短，不满足设计要求的存 储器字长，此时需要用多片给定芯片扩展字长位数。 三组信号线中，地址线和控制线公用而数据线单独分 开连接。
– RAM：双极型/MOS – ROM：MROM/PROM/EPROM/EEPROM • 按信息的可保存性分类：永久性和非永久性的 • 按存储器系统中的作用分类：主/辅/缓/控
2
3.1存储器概述
二、存储器分级结构 1、目前存储器的特点是： • 速度快的存储器价格贵，容量小； • 价格低的存储器速度慢，容量大。 在计算机存储器体系结构设计时，我们希望存储器系统的性能高、价格低， 那么在存储器系统设计时，应当在存储器容量，速度和价格方面的因素作折 中考虑，建立了分层次的存储器体系结构如下图所示。
22
3.3 DRAM存储器
3、存储器模块条 • 存储器通常以插槽用模块条形式供应市场。这种模块
条常称为内存条，它们是在一个条状形的小印制电路 板上，用一定数量的存储器芯片，组成一个存储容量 固定的存储模块。如图所示。 • 内存条有30脚、72脚、100脚、144脚、168脚等多种 形式。
– 30脚内存条设计成8位数据线，存储容量从256KB～32MB。 – 72脚内存条设计成32位数据总线 – 100脚以上内存条既用于32位数据总线又用于64位数据总线，
第三章 内部存储器
3.1存储器概述 3.2SRAM存储器 3.3DRAM存储器 3.4只读存储器和闪速存储器 3.5并行存储器 3.6Cache存储器
返回
1
3.1存储器概述
一、分类 • 按存储介质分类：磁表面/半导体存储器 • 按存取方式分类：随机/顺序存取（磁带） • 按读写功能分类：ROM，RAM
29
3.4 只读存储器和闪速存储器
一、只读存储器 ROM叫做只读存储器。顾名思义，只读的意思是在
它工作时只能读出，不能写入。然而其中存储的原始 数据，必须在它工作以前写入。只读存储器由于工作 可靠，保密性强，在计算机系统中得到广泛的应用。 主要有两类：
– 掩模ROM：掩模ROM实际上是一个存储内容固定的ROM， 由生产厂家提供产品。
7
3.2 SRAM存储器
一、基本的静态存储元阵列 1、存储位元 2、三组信号线
– 地址线 – 数据线
• 行线 • 列线 – 控制线
8
3.2 SRAM存储器
二、基本的SRAM逻辑结构 • SRAM芯大多采用双译码方式，
以便组织更大的存储容量。采用 了二级译码：将地址分成x向、y 向两部分如图所示。
通常取写操作时间等于读操作时间，故称为存储器存取 时间。
• 存储周期：指连续启动两次读操作所需间隔的最小时间。 通常，存储周期略大于存取时间，其时间单位为ns。
• 存储器带宽：单位时间里存储器所存取的信息量，通常
以位/秒或字节/秒做度量单位。
6
3.2 SRAM存储器
• 主存（内部存储器）是半导体存储器。根据信息存储的机理不同可以分为两 类： – 静态读写存储器(SRAM)：存取速度快 – 动态读写存储器(DRAM)：存储容量不如DRAM大。
24
3.3 DRAM存储器
• CDRAM带高速缓冲存储器（cache）的动态存储器， 它是在通常的DRAM芯片内又集成了一个小容量的 SRAM，从而使DRAM芯片的性能得到显著改进。如图 所示出1M×4位CDRAM芯片的结构框图，其中SRAM 为512×4位。
25
3.3 DRAM存储器
• SDRAM同步型动态存储器。计算机系统中的CPU使用的是系统时钟，SDRAM 的操作要求与系统时钟相同步，在系统时钟的控制下从CPU获得地址、数据 和控制信息。换句话说，它与CPU的数据交换同步于外部的系统时钟信号， 并且以CPU/存储器总线的最高速度运行，而不需要插入等待状态。其原理和 时序关系见下一页图和动画。
15
3.3 DRAM存储器
二、DRAM芯片的逻辑结构 下面我们通过一个例子来看一下动态存储器的逻辑结构如图。 • 图3.7(a)示出1M×4位DRAM芯片的管脚图，其中有两个电源
脚、两个地线脚，为了对称，还有一个空脚（NC）。 • 图3.7(b)是该芯片的逻辑结构图。与SRAM不同的是：
（1）增加了行地址锁存器和列地址锁存器。由于DRAM存储器 容量很大，地址线宽度相应要增加，这势必增加芯片地址线 的管脚数目。为避免这种情况，采取的办法是分时传送地址 码。若地址总线宽度为10位，先传送地址码A0～A9，由行 选通信号RAS打入到行地址锁存器；然后传送地址码A10～ A19，由列选通信号CRS打入到列地址锁存器。芯片内部两 部分合起来，地址线宽度达20位，存储容量为1M×4位。
存储容量从4MB～512MB。
23
3.3 DRAM存储器
六、高级的DRAM结构 • FPM DRAM：快速页模式动态存储器，它是根据程序
的局部性原理来实现的。读周期和写周期中，为了寻 找一个确定的存储单元地址，首先由低电平的行选通 信号RAS确定行地址，然后由低电平的列选信号CAS确 定列地址。下一次寻找操作，也是由RAS选定行地址， CAS选定列地址，依此类推，如下图所示。
• 分层存储器系统之间的连接关系
5
3.1.3主存储器的技术指标
• 字存储单元：存放一个机器字的存储单元，相应的单元 地址叫字地址。
• 字节存储单元：存放一个字节的单元，相应的地址称为 字节地址。
• 存储容量：指一个存储器中可以容纳的存储单元总数。
• 存取时间又称存储器访问时间：指一次读操作命令发出 到该操作完成，将数据读出到数据总线上所经历的时间。
26
27
3.3 DRAM存储器
[例4] CDRAM 一片CDRAM的容量为1M×4位，8片这样的芯片可组成1M×32位4MB的
28
3.3 DRAM存储器
七、DRAM主存读/写的正确性校验 DRAM通常用做主存储器，其读写操作的正确性与可靠性至关重要。为此除 了正常的数据位宽度，还增加了附加位，用于读/写操作正确性校验。增加的 附加位也要同数据位一起写入DRAM中保存。其原理如图所示。
3
3.1.2 存储器分级结构
2、分级结构 • 高速缓冲存储器简称cache，它
是计算机系统中的一个高速小 容量半导体存储器。 • 主存储器简称主存，是计算机 系统的主要存储器，用来存放 计算机运行期间的大量程序和 数据。 • 外存储器简称外存，它是大容 量辅助存储器。
4
3.1.2 存储器分级结构