MAXPLUS2使用教程

MAXPLUS2使用教程

MAXPLUS II 基本使用之二

授课时间:2课时

授课方式:演示+讲授

目的要求:掌握MAXPLUS II软件的基本使用

重难点: MAXPLUS II软件的基本使用

一、MAXPLUS II的基本操作。

我们以一个二选一的数据选择器的设计为例，通过图形和Verilog-HDL两种方式进行原文件的编辑。设计实体名为21MUX，有三个输入端A，B，S，分别为数据通路A，数据通路B和选择控制S;有一个输出端Y，为数据输出端。

操作步骤:

1.图形方式输入原文件

运行MAXPLUS II后，单击菜单“File>New…”，在出现的新建文件窗口中，选择“Graphic Editor file”，在其后的选择框中选择“.gdf ”为扩展名。

单击OK按钮，启动MAXPLUS II图形编辑器。

在上面的图形编辑框中单击右键，在弹出的快捷菜单中选择“Enter Symbol… ”命令，进入Enter Symbol窗口。

在Symbol Library框中双击maxplus2\max2lib\mf所在路径，然后在Symbol Files框中选择21MUX，单击OK按钮。

这时，图形编辑框中出现了一个红框的标名为21MUX的元件。这就是MAXPLUS II库中自带的一个二选一数据选择器的元件。

按相同方法打开Enter Symbol窗口，双击maxplus2\max2lib\prim所在路径，然后在Symbol Files框中选择input，单击OK按钮。

这时窗口中出现一个红框的输入引脚元件。按上述方法再输入一个输出引脚元件，其元件名为output。

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接着在按住ctrl键和鼠标左键的同时拖动已有的那个输入引脚元件，在窗口中任意空白处放开。这样操作一次，就得到已有元件的一个拷贝。

我们在原理图上设置三个输入引脚和一个输出引脚，但这时各输入引脚名称相同，无法区分。给引脚命名的方法是，用鼠标左键双击引脚的默认引脚名

“PIN_NAME”，然后由键盘输入自己的引脚名。

接下来要连接各元件。将箭头指到元件引脚的端点处，当箭头变成十字型时，按住鼠标左键并拖动，引出电气连接线至另一元件引脚端点，然后松开鼠标左键，就完成了两个端点间的连接。上述设计完成连接如下:

接下来，在File菜单下选择Save命令将文件保存为名为21MUX的文件。这样就完成了一个完整的图形编辑输入。

2. Verilog-HDL文本方式输入原文件

在运行MAXPLUS II后，在新建文件窗口中选择Text Editor File项，建立一个文本文件。先将该文件保存为主文件名为21MUX，扩展名为vhd的文件;这样以后输入的文本将会得到软件的编辑提示。接着在该文本编辑窗口中输入Verilog-HDL描述程序，完成设计输入并保存。

module mux21(in1, in2, sl, out);

input in1, in2, sl;

output out;

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reg out;

always@(in1 or in2 or sl)

begin

case (sl)

1’b0: out = in1;

1’b1: out = in2;

endcase

end

endmodule

3.编译原文件

执行File>Project>Set Project to Current File命令，设置当前项目至当前文件(也就是编译的对象)。

再执行File>Project>Save & Compile命令，保存当前项目并进行编译。在编译前可通过Options菜单下的Devices命令进行器件类型的选择。每次选择新器件后都要对项目进行重新编译，才能应用新的器件设置。

4.时序仿真

编译通过(没有错误)后，说明设计文件的格式没有错误，可以进行下一步的仿真工作。

仿真是系统设计中重要的一步，它能检验出设计是否存在逻辑错误。

执行MAX PLUSII>Wavefrom Editor命令，打开波形编辑器。

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在波形编辑窗口的空白处单击鼠标右键，在弹出的快捷菜单中选择Enter Nodes from SNF…命令。

在出现的窗口中点击List按钮，这时Available Nodes &Groups栏中出现所有可选的节点名称;再点击“=>”，使所有节点同样显示在Selected Nodes

&Groups栏中。最后再点击OK按钮。

这时，在波形编辑窗口中出现了所选择的各节点，对各节点信号进行设置，使其包括所有要检查的逻辑组合(如下图所示)。然后保存该波形文件为扩展名为scf 的仿真文件。

保存好文件之后，选择Max+plusII>Simulator命令，打开时间仿真窗口，单击Start按钮开始仿真。

仿真结束后，单击Open SCF按钮，打开相应的仿真波形文件，观察仿

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真结果是否满足要求。如果满足要求，可以进行下载，否则修改相应的设计文件。

5. 观察或修改底层逻辑单元映射

选择Max+plusII>Floorplan Editor命令打开底层编辑窗口。

通过底层编辑窗口可以观察并修改器件的引脚及逻辑单元的分配。

6.综合下载

选择Max+plusII>Programmer命令打开编程下载窗口，在已连接好下载硬件的情况下进行下载。

下载之后，就完成了一个完整的设计开发。

注意:

*VERILOG-HDL的文件的主文件名必须与实体名相同;

*文件名及文件保存路径中不能存在中文字符和空格等非法字符。