多位数字delta_sigma调制器的设计

图 2 4 阶 DSM 结构图
DSM 的信号传函和噪声传函由式( 1) 和式 ( 2) 给出。 系数值( a1 , a2 , a3 , a4 , b1 , c1, c2, c3 , c4, g1 ) 由表 1 给出, 表中 的精确值用于设计 NT F 和 ST F 的 M AT LAB 模型。但 是, 在实际的数字电路实现时, 为了减少芯片面积和设计 难度避免使用乘法器, 所以这些系数均取近似, 这样可以 用移位相加来代替乘法。一般这种近似不会明显降低电 路的 DR 和 SNR, 但是如果 DSM 的性能变差, 这些系数就 必须重新设计。
a1 c4g 1 +
a2 c2c4 g1 )
NT F( z) =
1 1 + c1 H ( z)
(1)
出了输入和输出的频率谱。很明显, 在音频带内输出信号
频率谱等于输入信号频率谱, 而噪声的频率谱只存在于音
ST F ( z) =
b1H (z ) 1 + c1H (z )
(2) 频带外。因此噪声不会影响输入信号, 即噪声被整形并搬 移到了高频率处。
数和 DSM 的阶数时, 要考虑以下 4 点: ( 1) 使得带内噪声 尽可能小, 小到可以忽略[1] 。模拟噪声( 包括热噪声和 1/ f 噪声) 与器件尺寸和功耗是正比关系。因此, 把大部分的
优化后, 动态范围比零点全在 d c 处增加大约6 dB[ 2] 。图 2 给出了 DSM 的结构: 具有多个前馈通路单环。系数 g 1 的 局部反馈产生 2 个在18 kH z附近的共轭零点。
0引 言
多媒体技术的快速发展促进了对音频 DAC 的需求, 同时消费者又对 DAC 提出了低价格、大动态范围和高线 性度的要求。为了实现这些性能目标, 音频 DAC 多采用 delt a-sigm a 结 构, 这 是因 为 DSM 的 一 些固 有 的 优 点。 delt a-sigm a 结构通过增加采样率和大量的数字电路, 来降 低输入数字信号的位数, 这样就使得模拟电路的面积和复 杂度大大降低。对于数字电路来说, 数字信号处理技术和 C MOS 技术在实现上是很方便的, 综合起来用 DSM 可以 降低 DAC 的成本, 所以现在音频 DAC 大多采用 DSM 结 构, 而现在的热点也正是高阶多级量化的 DSM 。
根据 DSM 的结构和系数, 给出图 6 数据流图。其中 Z- 1 代表 1 个单位延迟, S 代表移位, + 代表加法。 可以看到, 在每 2 个输入数据之间, 共有 14 次加法和移位 操作。这些操作可分为 4 组: ( 1) 累加( 2, 3, 5, 7) ; ( 2) 移位 相加( 8, 9, 10, 11) ; ( 3) 反馈相加( 4, 6) ; ( 4) 结果累加( 1, 12,
本文介绍了一个用在 24 位 44. 1 kH z 采样率的音频 数/ 模转换器( DA C) 中的 4 阶 15 级量化的 delt a-sigm a 调 制器( DSM) 。为了增强 DSM 的性能, 使用奇数个量化等 级并 对零点 进行优 化。最 后, 可以 达到 130 dB 以上 的 SNR。比同类电路阶数少, SNR 高。
表 1 DSM 系 数
系数
精确值
近似值
a1
1. 263 0
20 + 2- 2 = 1. 25
a2
0. 734 4
2- 1 + 2- 2 = 0. 75
a3
0. 224 3
2- 2 = 0. 25
a4 c1 = c2 = c3 = c4
b1
0. 028 9 1 1
2- 6 + 2- 7 = 0. 023 4 20 = 1 20 = 1
图 3 ST F 和 N T F 的幅频响应
g1
0. 001 7 2- 10 + 2- 11 = 0. 001 5
3 电路实现
2 MATLAB 模型的仿真结果
图 3 给出了 NTF 和 ST F 的幅频响应。可以看到, 带 内信号的衰减几乎是 0, 而噪声的衰减小于- 90 dB, 满足 带内噪声要求。图 4 给出了 SNR 相对于输入信号幅值的 曲线。峰值 SNR 大于 130 dB, 满足提出的指标。图 5 给
图 6 D SM 数据流图 实际中使用 了 5 种寄存器: Ureg、M reg ( M ) 、Yreg、 Sreg、Vreg 来保存操作的结果。由于输入和输出信号的位 数, 所以 Mreg 和 U reg 使用 24 位的, 其他的都用 12 位的。 图 7 给出了 DSM 的电路结构。用 Verilog 程序描述, 并使 用 0. 35 m CMOS 工艺综合出电路。
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杨文荣 等: 多位数字 delt a- sigma 调制器的设计
第5期
图 4 DSM 的 SN R 曲线
4结 论
本文介绍了一个高信噪比的 4 阶 15 级量化的 delt asigma 调制器( DS M) , 并用 0. 35 mCM OS 工艺实现。为 了提高电路性能, 在设计中选用了奇数个量化等级, 并且 设计噪声传输函数( NT F) 时对零点进行优化。使得电路 对于量化噪声和时钟抖动都有较好的敏感度, 并且空余噪 声小。根据仿真结果, 这个 DSM 的峰值信噪比可以达到 130 dB 以上, 对于所要用 0. 35 mCM OS 工艺设计的音频 DAC 来说是足够的了。
本文创新点为: 为了达到高的 SNR 和 DR, 减少量化 噪声的影响, 选用奇数个量化等级, 同时噪声传输函数对 零点进行优化, 这样在不太高的阶数( 4 阶) 和不太高的过 采样率( 64 倍) 下, 达到了相当高的 SNR。
参 考文 献
图 5 DSM 输入和输出信号频谱 13, 14) 。因此电路中使用 4 个加法器就可以了。
1 DSM 结构
24 位音频 DAC 采用图 1 所示的结构。对于总体性能 的实现, 关键是确定 DSM 的性能。因为它输出的数据速 度决定 SC 滤波器的采样频率, 直接影响着后续内部 15 级 DAC 和模拟低通滤波器的性能。
DSM 的动态范围( DR) 由 3 个参数决定: 过采样率、噪 声整形阶数、量化器的输出位数。在选择量化器的输出位
噪声裕度分给模拟电路 部分。( 2) 使得带外信噪比足够
高, 因为它决定后续模拟滤波器的数目和复杂度[ 2] 。( 3) 减
少小输入信号的影响。由于 DSM 的固有缺点, 小的输入
信号会影响 DA C 的噪声整形, 并且产生多余信号输出( 即
空余噪声) [3] 。因此, 量化等级必须使用奇数个而不是偶
delt a- sigma 调制器( DSM ) 。在设计中 , 为了减少量化噪声, 选用了奇数 个量化 等级; 为了提 高动态 范围( DR) , 在设计
噪声传 输函数( N T F) 时对零点进行优化, 通过这 些方法 降低量 化噪声和 时钟抖 动的影 响。这个 DSM 的峰值 信噪比
( SN R) 可以达到 130 dB 以 上, 满 足 0. 35 mCM OS 工艺 设 计的 音 频 D AC 的 系统 要 求。本 文给 出 了这 个 DSM 的
Abstract: T he paper described a four- order delta- sig ma mo dulat ion ( DSM ) w ith 15 lev els quant izer w hich w as used in a 24- bit 44. 1 kH z sample- r ate audio dig ita-l to- analog co nv erter ( DA C) . A n odd level quantizer has been chosen instead o f an ev en level t o reduce quant izat ion no ise. T o improv e t he DR, optimization fo r zero w as adopted in designing N T F . T hese methods can reduce some influence in sy st em. A nd the peak SNR of the DSM was about 130dB, which was enoug h fo r an audio DA C designed wit h a 0. 35 m CM OS technolo gy . A t last , the simulatio n results and so me circuit realization wer e pr esented. Keywords: DSM ; DA C; quantizer; o ver- sample
在实际的设计中, 需要根据设计指标在功耗、稳定性 和动态范围之间进行折中。要实现大的动态范围, 就需要 高的过采样率和多位量化器。然而, 高的过采样率将增加 功耗和电路设计的难度。为了保持高阶 DS M 的稳定性,
就需要使用多位量化器, 而多位量化 器会增加后续内 部 DAC 的设计难度。因此, 必须仔细选择过采样率和量化器 的位数, 以实现预期的性能指标。
* 基金项目: 上海市科委国际合作发展基 金( 055207041) 资助项目
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第 30 卷
电子测量技术
考虑到上述的要求, 选用 4 阶 15 级量化 DS M。噪声
传函选用 Chebyshey 响应的高通传函。设计时需要同时
图 1 多位 DA C 信号
考虑带内和带外性能, 并在音频带内优化零点, 即 2 个零 点在 dc 处, 另 2 个共轭零点在 20 kH z 附近。这样对零点
H ( z) =
a1 z 3 + ( a2c2 - 3a1) z 2 + ( 3a1 - 2a2 c2 + a3 c2 c3 + a1c4 g1) z + ( - a1 + a2 c2 - a3 c2 c3 + a4c2c3 c4 z 4 + ( - 4) z 3 + ( 6 + c4 g1 ) z 2 + ( - 4 - 2c2g 1 - 2c4 g1 ) z + ( 1 + c4g 1)
数个。这样可以降低量化噪声的影响, 因为奇数级量化器
有一个中间级, 这样对于小的输入信号, 输出将以 0 为
主, 偶尔有一些 1 , 这就减少了高频空余噪声。( 4) 增
加对时钟抖动的免疫力。在电路中时钟抖动是不可避免 的, 而且由于时钟抖动, 调制器会把高频量化噪声折到带 内, 且增加带内信号的侧边噪声谱[ 5] 。因此, 高频量化噪 声影响电路对时钟抖动的敏感性。为了降低高频噪声, 量 化器的位数必须增加。
DSM 的工作频率是 64 倍 f s ( 2. 822 4 M H z) , 通过使 用内插滤波器把音频信号采样频率从 Nyquist 频率( f s = 44. 1 kH z ) 提 高到 64 f s 。为了 达到 DA C 的 整体性 能, DSM 的 指 标 是: 音 频 带 内 SNR > 120 dB; 信 号 衰 减 < 0 001 dB; 噪声衰减< - 90 dB。
M AT L AB 仿真模型及仿真结果, 并在此基础上给出了电路实现结构。
关键词 : delt a- sigma 调制器; 数模转换器; 量化; 过采样
中图分 类号: T N402
文献标识码: A
Design of mult-i bit digital delta-sigma modulator
Y ang Wenr ong Cheng Yuanyuan ( M icroelect ron ic Research & D evelopment Cent er, S han ghai U n iversit y, S hang hai 200072)
研究设计
电 子测 量 技 术 ELECT RON IC M EASU REM ENT T ECH N OLOGY
第 30 卷 第 5 期 2007 年 5 月
多位数字 delta-sigma 调制器的设计
杨文荣 程媛媛
( 上海大学微电子研究与开发中心 上海 200072)
பைடு நூலகம்
摘 要 : 本文介 绍了一个高信噪比的、用在 24 位 44. 1 kHz 采 样率的音频 数/ 模转 换器( DAC) 中的 4 阶 15 级 量化的