频综的现状与未来展望

频率综合：现状与未来展望

编者按：整整十年前，Alexander Chenakin在《Microwave Journal》发表了关于频率综合器市场现状和未来发展方向的文章。这篇文章已被其后的许多作者引用，并且随着时间的推移，他的大部分预测被证明是正确的。现在他带来了关于当前综合器设计趋势和未来创新十年的更多发展方向。

射频/微波行业一直致力于提供更高性能、更强功能、更小尺寸、更低功耗和更低成本的频率综合器1-18。尽管所有的频率综合器由于各自具体应用不同，呈现显著差异，但是他们的基本设计目标相同，如图1所示。理想的频率综合器最好是宽带的，拥有良好的频率分辨率，适用于多种潜在应用。除了频率覆盖范围和分辨率，相位噪声和杂散（spur）是决定系统分辨小信号能力极限的关键参数。另一个影响系统整体性能的关键参数是频率切换速度。频率综合器的频率转换时间变得越来越有价值，因为这段时间不能进行数据处理。由于射频/微波系统数据速率的不断提高，现代频率综合器切换的越来越快。另一个挑战是削减尺寸和成本。诸如频率覆盖范围广、步长小、切换速度快、抖动足够小、尺寸小和低成本等这些要求是现代频率综合器发展的关键驱动因素。

图1：综合器的设计挑战。

架构

频率综合器的特性在很大程度上取决于其特殊架构，可以被分成几个主要的类型，如图2所示。直接频率综合架构是直接从获得的参考信号中创建输出信号，通过在频域控制和组合参考信号（直接模拟综合），或通过在时域构造输出波形（直接数字综合）间接频率综合方法假定输出信号以一种输出频率和输入参考信号相关的形式（例如，锁相）在频率综合器内部生成。同样，间接频率综合可以用模拟和数字技术来完成。然而实际的综合器为了得到多种技术的各自优势，通常是结合多种技术的混合设计。

图2：频率综合器种类。

间接频率综合

几十年来，间接锁相环（PLL）综合器是（并且仍然是）最常见和最流行的技术。一个通用的单回路锁相环（图3）包括一个可调电控振荡器（VCO），可产生一个所需频率范围内的信号。这个信号通过具有可变分频比N的分频器被反馈到鉴相器。鉴相器的另一个输入是被划分成所需频率步长的参考信号。鉴相器对比两个输入信号从而产生误差电压，使其经过滤波（和可选放大）后调节VCO产生锁定的频率：f OUT=Nf PD，其中f PD是鉴相器输入端的比较频率。因此通过改变分频系数N，以等于f PD的离散频率步长实现频率调谐。

图3：单回路锁相环综合器。

一个简单的PLL频率综合器表现出各种限制和权衡。对频率综合器性能的主要影响是由为了实现较高的频率所需的大分频比和较高的分辨率引起的。注意由PLL器件产生的任何噪声以20logN的速度恶化，其中N为分频比。工作在小步长的传统的整数分频锁相环，分频比较大是因为步长必须等于鉴相器的比较频率。结果相位噪声大幅恶化。此外频率综合器的切换速度由其环路带宽决定，因此受限于鉴相器比较频率。由于环路滤波器带外抑制不足，或者甚至环路不稳定，增加环路带宽可能会导致更高频的参考杂散。因此，这个简单的单环架构锁相环受限于相互排斥的设计目标。它通常用于要求不高的应用领域或侧重于低成本应用。

小数分频频率综合器

小数N分频综合器打破了频率分辨率和其它特性之间的联系，通过采用小数分频比使得对于一个给定的步长允许更高的比较频率。通过改变两个（或更多）分频比（比方说，n 和n+1）并且在一定时间内平均其输出频率实现小数分频。另一种了解这个过程的方法是计算在给定时间间隔内由此复杂的分频器产生的脉冲数。显然，平均分频系数介于n和n+1之间，且取决于每个分频器处理多少个脉冲。此方案最大的问题是小数N分频器输出的瞬时频率不恒定。分频系数的突然变化导致了相位的不连续性，使得鉴相器输出电压产生了尖峰。由于频率划分变化以同样的频率周期性地产生，它在综合器的输出频谱中表现为离散的杂散。抑制这种谐波需要必须足够小的PLL滤波器带宽，而这可能会影响相位噪声和速度性能。

有很多技术可以降低小数分频的杂散19-21。通常可以在分频系数变化的时候通过增加或减少鉴相器输出的电压来实现。另一种方法是使用一个允许更大的分频系数的多模分频器。在这种情况下，我们会得到大量的小幅度杂散。多模分频器往往和Delta-Sigma调制器一起使用，产生随机频率杂散并将它们推向更高的偏移频率，使其可以通过回路滤波器过滤掉。尽管存在各种改进的技术，小数分频技术的主要缺点是由小数划分机制导致的相位误差过量产生的大量杂散电平。

一种降低小数分频杂散的聪明的做法是利用一个可变参考频率。该技术基于一个小数N 分频综合器的杂散的位置是其特定分频比和输出频率的函数的原理。因此，对于一个给定的输出频率，可以通过改变参考频率和相应的分频比的方式来移动（然后过滤掉）一个不想要的杂散。这涉及到频率规划，因此需要一个额外的频率综合器（用作参考频率）。此外尽管减小了分频比，其依然可能大到影响PLL性能。

PLL频率综合器内部直接数字频率综合（DDS）

DDS是另一个产生良好的频率分辨率的有效解决方案，且没有通常的鉴相器频率下降问题。DDS具有良好的频率分辨率，用于高频参考频率或作为小数分频器，如图4所示。虽然DDS提供了良好的频率分辨率，但其杂散水平通常很高。此外由于PLL的乘法机制，进一步恶化了杂散。虽然图4中两种方案看起来不同，但是它们对DDS杂散的影响方式相同。在这两种情况下，总的环路分频系数由VCO输出和鉴相器比较频率之间的比率决定。可以利用许多技术减少DDS杂散，例如使用可调时钟（如上述的小数N综合器）或如图5所示将其上变频后再将DDS信号进行分频。注意上变频相关的DDS带宽减少，往往需要根据所需的特定的频率规划进一步扩展。这可以通过多种方法实现，例如，利用可调（相对固定）分频系数。

图4：在PLL综合器内部采用DDS作为高分辨率高频参考源（a）或小数分频器（b）。

图5：DDS信号的上变频和分频。

PLL综合器中的频率偏移和倍频

在频率综合器反馈路径上使用频率转换（混频）技术可以大大提高频率综合器的主要特性，如图6所示。其主要思路是将VCO的输出在混频器和偏移频率源的帮助下转换成一个低得多的频率。在某些情况下（例如，当工作频率范围较窄时）可以完全消除分频器的反馈。在这种情况下，环路分频系数等于1，相位噪声没有发生恶化。此外，通过在反馈路径中用乘法器代替分频器可以进一步减少PLL器件的残余噪声的影响，如图7所示。

图6：频率偏移方法改善锁相环性能。

图7：在PLL反馈路径中插入乘法器。

多环综合器方案

简单的频率偏移方案的主要缺点是频率覆盖范围有限。对于一个固定的偏移频率，扩大输出频率带宽会导致混频器输出的中频频率升高。这就需要一个分频系数更大的分频器，从而使这种方法失效。为了保证分频比最小，偏移信号频率应尽量靠近射频输出频率。这可以通过使用宽带偏移信号的多环路方案来实现（图8）。