TSV技术的发展

ＴＳＶ技术的发展、挑战和展望，3D IC 技术的一体化、3D硅技术的一体化
摘要：3D集成技术包括3D IC集成，3D IC封装和3D 硅集成技术。

这三者是不同的技术，并且硅通孔技术将3D IC封装技术与3D IC集成技术、3D IC硅集成技术区分开来，因为后二者使用了该技术而3D IC封装没有。

硅通孔技术（TSV）是3D IC集成技术、3D 硅集成技术的核心。

也是研究的热点。

3D集成技术起源于当代，当然，3D IC/硅集成技术的革新、挑战与展望已是讨论的热点，还有它的蓝图。

最后，通用的、更低能耗的、加强热控制的3D IC集成封装系统相继被提出。

关键词：硅通孔技术，3D IC集成技术，3D 硅集成技术，活泼的、消极的互边导电物，C2W和W2W。

说明：
电子产业自从1996年以来已成为世界上最大的产业。

截止2011年底已经创造了一万五千亿美元的价值。

其中电子工业最大的发明便是电子管（1947年），这也使得John Bardeen,Walter Brattain 和William赢得了1956年的诺贝尔物理学奖。

1958年Jack Kilby发明了集成电路（也使他获得了诺贝尔奖），六个月后Robert Noyce(他因在1990年去世而未能与Jack kilby分享诺贝尔奖)首创IC集成技术。

由戈登·摩尔在1965年提出的每二年便要在电路板上将晶体管的数量翻一倍的理论（也叫摩尔定律，为了更低的能耗），在过去的46年中已成为发展微电子产业最有力的指导。

这条定律强调可以通过单片集成系统（SOC）将平面技术和所有功能的集成（在2D层面）放到单片芯片中。

另一方面，这里所有功能的集成
能通过3D集成技术例如3D IC封装,3D IC 集成［1］，［2］，［4］-［143］，［168］-［201］和3D 硅集成［1］，［2］，［144］－［167］，［168］－［201］得到实现，这些都会在1、2小节中提及。

因为3D IC封装技术是一门成熟的工艺，并且不使用硅通孔技术，故本文不再提及。

硅通孔技术是3D 硅集成技术的核心［200］。

尽管William Shockloy(他也是电子管的发明者)的这项已经超过50年的发明赢得了1956年的诺贝尔物理学奖，但是这项技术的最大目的并不是为了3D 硅/IC集成技术。

由惠普公司在1976年创造的在一块电路板上的高价值产品（MMIC）对于大多数普通产品，尽管惠普公司的GaAs RF MMIC(整合微波电路)自从1976年以来就被当做骨干技术，但这项技术也并不是为了 3D集成。

总的来说，产业内普遍将Toshiba的图系传感器CMOS拥有TCV技术的（通过单层电路）认为是3D集成技术的第一个高价值产物（2008）。

更直接地说，不管怎样它也不是3D集成技术的产物。

在本文中，硅通孔技术（作为一个新概念允许每个芯片或互边导电层的两面都有电路）是焦点。

加强技术已经植入3D IC/硅集成技术里边，特别是中介层（活性的与惰性的）技术和他们的电路图。

行业内也热烈讨论着3DIC/硅集成技术的挑战与展望。

3D集成技术的起源也隐约地呈现出来。

3D集成技术的起源
再次说明一下，硅通孔技术是本文套路的焦点，因此3D IC 封装技术在本文中将不再涉及。

3D集成技术作为一个相对较老的概念，允许带
有活性电子器件的两层或更多的电路层，通过TSV技术垂直连接在单个电路里。

30多年前由Gat和他的同事首创的硅绝缘体(SOI)技术将3D集成技术完善。

在20世纪90年代，半导体界普遍认为摩尔定律有可能会受到冲击，可事实并非如此。

拥有TCV技术的由Toshib 发明的CMOS图系传感器（2008）［37,38］第二节讲述了3D集成技术的发展。

在80年代早期，当时有两种主要技术。

一种是通过TSV技术的连接棒将电路板堆叠起来，另一种是仅仅用TSV 技术将晶片堆叠起来。

（3D 硅集成）相较于3D IC集成技术，3D 硅集成技术有以下优点：1、更好的电气性能2、更低的功耗3、更小的体积4、更轻的质量5、更高的产能。

总的来说，目前行业内普遍看好3D 硅集成技术。

推动3D集成技术的行业发展的最有影响力的当属1965年的诺贝尔物理学奖获得者——Richard Feynman（理查德.费因曼）。

在1985年8月9日Gakushuin大学（东京）的追悼Yoshio Nishina演讲上，用Computing Machines in the Future( 推断未来的机器)这个标题来描述，说“另一方面的改进是物理器械方面的而不是让所有集成在一块电路板上。

这样使可以在每一层上来制造而不是一次性放气，你可以先制造几层，随着时间的推移还可以加入更多层电路。

”费因曼不仅告诉我们要往3D 方向发展，还教我们今后26年如何制作它。

即使是在今天，许多致力于3D集成研究的学者依然喜欢引用他在1985年东京的演讲。

第六节：日本的MIITII 3D 硅集成技术的发展线路图
3D SJI集成技术的前沿、挑战和展望
早在80年代，日本的MITII组织便成立了3D集成技术工程中的3D 研究所。

他们的发展线路图在第六节中涉及有。

他们的宗旨如下：1、在可堆叠的两层或三层电路板方面树立一个标准来论证3D结构概念的可行性。

2、最基本的堆叠活泼电路层技术在1990年之前推出3、拥有这项技术，各种各样的电路如高度封装的高度记忆体、高速运行的逻辑或图系处理器都有可能在一个3D单晶片里设计出来。

历史证明这项技术在这个工程计划的年限里没有多大障碍就研发出来了。

基本来说，晶片的堆叠是完成3D 硅集成操作的唯一方法，目前这还是个技术难题。

加之，由于晶片之间缺乏空隙和热量的处理是一个棘手的问题。

更为关键的是对层叠环境的要求，例如干净光滑的表面和无菌的生产房都是3D集成技术的关键。

第七节：（a）IBM/RPI的cu-to-cu组合（b）NIMS/AIST/Toshiba/Univer硅ty ofTokyo’s cu-to-cu组合。

3D 硅集成技术中至少有二种不同的W2W键合方法，也就是说，Cu-to-Cu键合和氧化物之间的键合，正如第七节和第八节所说的，更确切地说，第七节展示的是由IBM和RPI首创的高质量键合技术［146-148］在键合之前，要用标准波形花纹生产工序来制造铜互连，接下来用氧化物CMP工序来把氧化物研磨到比铜的表面低40nm,键合的温度还要求为400摄氏度。

第七节（b）图展示了铜和铜组合的过程，由东京的NIMS/AIST/Toshia/University提供。

第八节图a展示了MIT的3层3D在275摄氏度高温下氧化物和氧化物组合体键合的剖面图。

从图中可以看出：1、中介层被W-plugs键合且
相互2、传统的填埋水平面连线在两层电路的底部3、而3D通道布置在晶体管之间孤立的区域。

第八节（b）图展示了Leti/Freescale/STMicroelectronics的电介质组合层，在400摄氏度下的拥有两层电路板。

从图中可以看出：（a）首先，一个金属平面设置在一个200毫米大容量圆晶和SOI圆晶上；其次，这些圆晶被面对面的键合，然后大部分SOI圆硅晶片下降到BOX层下。

（b）打通1.5微米内层通道，使上下层得到联络。

（c）一片金属层设置在SOI圆晶的后边的顶部，(d)ISV 使金属层的顶部和底部得到联络。

第八节 3D 硅集成技术（a）MIT的氧化物和氧化物组合［156-162］（b）Leti/Free-scale/STM-icro-electronics的氧化物和氧化物组合［163-165］
3D 硅集成技术应该被注意并强调的几点：（1）不能受撞击（2）TSV 技术在铜和铜组合之前（3）TSV技术在二氧化硅组合之后（4）TSV技术中的直径很小（通常小于或等于1微米），这样纵横比率会很高（5）TSV 通常由于化学的蒸发成点作用而充满大量的钨。

当然，对于不同分子组成的系统，不同层之间W2W是唯一可行的方法而且事实证明它十分起效。

在用3D 硅集成技术制造产品之前还有许多繁琐工作要做。

除了热能处理，通道布置，薄的圆晶处理器，更多的研究和发展应该放到如下这些区域中去：生产成本，参数最佳化的设计过程，键合（粘合）环境，W2W 组合走线，圆晶歪曲，圆晶弓，经检查和测试，连接性能，连接完整性，连接可靠性，大量生产问题。

加之，将3D 硅集成模数系统地，有序的封装到下一级连接物，是一个更大的挑战。

除了技术上的难题，作为3D 硅技术的核心组织EDA也是远远没有做好准备。

较为紧急的是，行业内需要给3D 硅集成技术创造一个良好的环境。

然后，EDA便可以写下设计，模拟，分析论证，大量生产准备，和测试软件。

EDA遵循的指导如下：1、从高水平的实现中实现自动化生产已达到量产最佳化。

2给出专用技术方面的论证并将生产转向3D集成技术3、测量3rd尺寸4、拥有分类，电路层平面图，自动放置元器件和刻蚀电路5、用3rd尺度完全提取，完全3D DRC(设计尺寸检查)3D LVS(布局，图表)完整的数据库6、3D 硅集成技术被视为整个系统，不再是电路板的简单堆叠。

在过去10年中，整个行业用3D 硅集成技术依然难以创造产品，除了个别合适的应用制造。

然而，我们应当注意并强调的是3D 硅集成技术方向发展是一条正确的道路，这也符合摩尔定律。

整个电子产业都应该坚定地发展这项技术。

不同于3D 硅集成技术，3D IC集成技术（第二节）就是堆叠。

3rd中的遵循摩尔定律的集成电路通过TSV, 更薄电路层和微米棒来实现高性能，低功耗，高带宽，小系数和低成本。

不像30年前那样，今天大多数人倾向于3D 硅集成技术。

同样地，3D IC集成技术分为闪存芯片的堆叠和第2节中展示的互边导电物（活泼的与不活泼的）。

闪存芯片的堆叠（3D 硅集成）第2节中的照片展示了堆叠的最简单例子。

拥有8层芯片的堆叠厚度（560微米）仍然小于一片正常芯片。

第九节中展示了三星使用堆叠multi-core chips技术生产的32G DDR3服务器内存条。

新的内存条使用了TSV技术，而微米制造棒则是基于三星使用
30纳米工艺制造的4G DDR3内存条。

这种内存条可以在1333Mbps频率下工作，比传统32GDDDR2 800Mbps的内存快了70%。

由于产能和技术方面的原因，这一内存条未能量产。

第九节：使用了TSV技术的三星32G DDR3内存条。

第十节：使用W2W组合的3D 硅集成技术堆叠的闪存芯片。

3D 硅集成技术应该是这种高科技产品的完美生产技术。

真心希望到2020年时3D 硅集成技术的产业生态系统，EDA，测试和生产技术都十分成熟，这样就可以用更低的耗能，更高的产量和更低的成本来堆叠闪存芯片，就像在第十节中展示的那样。

TSV技术可以用于闪存芯片方面的堆叠，也可以用于活泼互边导电物。

例如在第11节中展示的由三星生产的告诉读取内存条。

在这种情况下互道电路层就是活泼互边导电物。

另一个例子就是第11节中描述的高性能cpu和拥有低功耗的将多层闪存芯片堆叠idadao高混合带宽的内存条。

如此一来，拥有TSV技术的cpu就像一个活泼的TSV互边导电物。

3D IC集成技术的前沿、挑战和展望
由于cpu生产过程中的高强度制造和极其复杂的电路图，不管是通过nia-middle方法还是via-last技术来在电路板上钻个洞都是非常困难的。

另外，cpu芯片和闪存芯片的尺寸是不一样的。

第11节：活泼互边导电物：三星的高速读取内存条、（2011年3月IEEE/ISSCC）.高速读取的内存和CPU。

这使得涉及的自由大大下降并且部分功能无法实现。

使用了TSV技术的CPU和内存芯片需要更长的rourings,这直接影响性能。

CPU的TSV生
产纯度很高（799.99%）还要承担额外的损失，因为存在生产失败品。

存在失败品是因为前面和背面的金属化，圆晶组合的温度和CPU圆晶的厚度。

连接闪存芯片的惰性互边导电物和3D技术之制造的CPU在成本上会得到有效的减少。

这些在下个季度会成为热烈讨论的问题。

为什么不在活泼电路层上钻洞呢？除了刚刚说到的有技术方面的原因，EDA和3D IC集成技术的测试工具也没有准备好。

业内环境例如3D IC 击沉的基础标准也尚未成立因此不能在这方面全力探索。

值得注意的是，3D IC集成中的EDA比3D 硅集成中的EDA应该更有吸引力，更有实用性和易于接受，因为它是用来制造3rd dimension的活泼互边导电物。

关于3D IC集成中活泼互边导电物的最大争论就是‘商业模式’。

大多数公司利用各种资深买来集成电路。

在将这些集成电路送去SATS（半导体装配和测试服务）之前都想让他们bullet proved。

让两块来源不同的集成电路合成一块对大多数系统来说是不行的。

因为如果一旦出错，他们不知道是谁的责任去找出根本原因并解决问题，因此他们只能尽快向SATS送去。

这样，活泼互边导电物就成为了3D ICd集成技术中最有效的‘结合者’这样的方式节约了陈本因为我们不需要在设计模具上挖井且填埋那些洞。

我们也不再需要将模具变薄再镀满金属层。

我们不需要临时断开支撑的圆晶。

就让活泼互边导电物在2D 硅集成时代到来之前成为3D IC SiP 的主流吧。

底面刻蚀的惰性互边导电物分为两种：一种是2.5D IC集成，另一种是3D IC集成（第二节）。

在过去的几年里，IBM,IMEC,Fraunhofer
IZM,Letiquette，AISTKAIST,ALLVIA,Technical Univ.of Berlin,Nokia,ASE,NEC-Schott,STATSChipPAC,UTAC,IPDiA,DNP,Shinko, GIT,IME,ITRI,Xilinx/TSMC,等等发表了许多关于2.5D IC集成的意义重大的论文。

例如，第12节a和b［79-82］硅连接堆叠技术，这项技术证实了在输出模具有重新分配的4层TSV互边导电物（由成熟的65纳米工艺制造）来支撑，提供了在刻蚀底面和FPGA之间连接。

强调一下，在FPGA 平面集成电路中不再使用TSV技术惰性TSV互边导电物是系统的主流技术。

TSV技术中的直径宽度和厚度分别是10微米，250微米和100微米。

第12节a由Xilinx/TSMC发明的用于FPGA高速I/0接口的2.5D IC 集成SEM图像b.Xilinx/TSMC的经过冷热循环的硅连接堆叠的截面图。

上图：互边导电物的微米结合物和TSV与普通C4结合物相连的截面图。

下图：有机刻蚀底面上的普通C4结合物的截面图［79-82］。

第13节．ITRI的3DIC集成技术测试装置［88］
第14节ITRI的3D IC Sip样品［88］
第13节中展示了ITRI生产的用于研究自身电能，热能的机械性能的测试装置［88］。

一块互边导电物上放置着4块闪存芯片堆叠，一块热能集成电路和一块机械集成电路。

集成电路会被镀上保护膜，一方面可以方便随时拿起和放下，一方面保护电路与外界环境隔离。

在互边导电物的上方和两侧都有RDL和压力传感器。

IPD也会根据互边导电物的厚度（100微米）装配起来(12.3mm x 12.3mm)。

这套测试装置会因为以下原因而老化：a.没有机械集成电路和热能集成电路的高速读取内存，互边导电物为ASIC;b既没有闪存芯片堆叠，也
没有在电路中使用TSV技术，互边导电物为ASIC或微处理器；c没有闪存芯片堆叠的高速读取电路，未使用TSV技术的热能/机械集成电路（就像Xilinx/TSMC的FPGA高速读取电路）。

这套装置的应用技术有很大的发展前景。

第15节：拥有缓冲压力空隙的Semi-Embedded生产的TSV互边导电物。

注意：在集成电路和TSV互边导电物之间的填充物、集成电路和有机物刻蚀而是必须拥有的。

第15节展示了由Semi-Embedded生产的TSV互边导电物。

它拥有如下的优点:1.更小的体积2.不依靠TSV技术便可任意使用遵循摩尔定律的电路3.更短的设计周期4.更低的成本 5.RDL技术允许集成电路在短距离的相互通信。

6.TSV技术可用于电能方面7.有机刻蚀底面性能十分可靠，因为压力缓冲间隙减少了嵌入式互边导电物（6~8 X 10-6/℃）和有机刻蚀底面（15~18.5X 10-6/℃）之间的热能膨胀。

1.一个填充铜的TSV中介层，然后此中介层扎在一个BT基片上。

它在［1,19,29，90］中已经展示了填充Cu的TSV中介层充当
一个压了缓冲器。

与减少了摩尔定律芯片的芯片更为重要，因
为在他们铜介电系数衬垫上所允许的压力更小。

如果在一块芯
片和中介层之间添加一种特殊的底部填充胶，低介电系数与
Cu芯片产生的压力将会减少到42Mpa。

图16顶部显示一个遵循摩尔定律的电路，伴随着（1）和（2）BT-substrate
为什么？因为硅晶片的热膨胀系数是2.5X10-6/℃。

BT-substrate的
热膨胀系数为1.5X10-6/℃，铜的热膨胀系数为17.5X10-6/℃，而填充了Cu的TSV中介层（依靠它的孔数）的实际膨胀系数为8-10X10-6/℃。

因此，有了填充铜的TSV中介层在摩尔定律芯片和中介层之间的混合膨胀系数要比芯片与BT-Substrate之间的系数小。

惰性中介层作为载体。

图17展示一个3D模块有2个堆叠的集合体组成。

一个在另一个有3个芯片的上面。

模块的尺寸为12mm＊12mm和1.3mm厚。

硅的载体是12mm＊12mm＊0.2mm和18外围增加通孔
第17节： TSV中介层充当载体。

顶部：3D模块的图解和载体布置，底部：通过3D载体的部分与通过没有［L］但有大量成型的模块。

底部的载体装配着一个5mm5mm倒装芯片。

顶部的载体2装配一个5mm 5mm倒装芯片和2个堆叠的3mm6mm线焊芯片。

载体2大量采用转模（使用转模工序）为了保护线焊芯片。

硅载体已经两层硅
O2金属层焊接作为钝化涂层。

通过TSVS,过载体的导电连接已经形成。

载体1已经安装在一个使用直径250umSAC305的FR4 PCB。

载体1组合填充上底部填充物，并在165摄氏度下固化3个小时。

2.5D IC 集成中介层与有玻璃和其它填充物的惰性中介层。

大多数报道的惰性中介层都是由硅和填充Cu制成的。

然而，玻璃中介层已经被IZM和GIT报道，图18图解展示了TSVS使用CNT,聚合物，锡填充。

示例4.图2展示了一个3D集成技术超低耗能惰性中介层。

它是一片由深反应离子刻蚀成激光制成的带孔的硅晶片这些孔没有
被金属化，因此它叫做硅通孔中介层（TSH）它两边可用来支撑摩尔定律芯片，让上面的摩尔定律芯片上的信号通过铜、银线，传输，钉或枕到下面的摩尔定律芯片上。

TSH中介层的RDL(一重分布层)可以让顶部的摩尔定律芯片相互交流或者底部的TSH中介层相互交流。

例5图23展示了一个廉价的（有着裸芯片）高性能的广电系统嵌入一个PCB或一个有机层叠的基片里。

（在光、电、散热、机械性能方面）。

这个系统包含了嵌入了光学聚合物波导的刚性
PCB(或一个基片)垂直腔面发射激光器（VCSEL）,驱动芯片，串行器，光电二极管探测器，串并转换器和tans-impedance 放大器。

在PCB 上的裸VCSEL,驱动芯片和串化器芯片3D层叠后加在嵌入式光学聚合物波导末端上。

第18节 TSV技术中的不同材料填充物
上图 CNT[194,195]
底部图a高焊接物[126]，图b高分子聚合物
惰性互边导电物作为3D IC集成中的有成本效益的积分电路
本文中提到的大多数惰性互边导电物都是2.5D IC 集成SiP，互边导电物仅仅在它的表面上支撑着电路。

在本文研究中，一些低功耗和增加热能的含惰性TSV互边导电物的3D IC 集成SiP被用于high pin count或高性能应用。

在任何一块摩尔定律电路板中都使用该技术。

设计学者
当代设计学者发明了含有给各种摩尔定律电路板设计的RDL或IPD技术的包括惰性TSV互边导电物的3D IC集成电路，其目的是更小的外形特征，更高的性能，更低的功耗，当然也包括更低的成本。

为了达到这些，设计者通过3D IC集成SiP制式技术用惰性TSV互边导电物将电路板和电路板堆叠起来。

这不仅仅是在活泼的电路板上“打洞”（使用TSV技术）这么简单，使用惰性TSV互边导电物堆叠摩尔定律电路板目的如下：
（a）通过连接满足垂直方向上的电力需求
（b）布置电力，范围和信号配电
（c）完成再分配
（d）产生分离（为了增加电力性能）
（e）将更少的pin-out和粗糙的pitch与封装刻蚀底面连接
（f）构建一个有成本效益的热能管理系统
第19节TSV惰性互边导电物在顶部的两端支撑着高功耗电路（例如中央处理器），在底部的两端连接着低功耗电路（例如内存）。

示例1:3D IC集成SiP（高速I/O内存）（第11节底部）能使用TSV/RDL/IPD惰性互边导电物来重新设计。

在这种情况下：
（1）不再需要新的EDA
（2）在电路中不再使用TSV
（3）能将热量从高功耗电路的背面快速散开
（4）连接接头不再是问题因为这是个标准封装
过程3D IC集成SiP的展望对于一体化设计制造厂商，原始设备制造厂商和电力厂商服务很有吸引力，因为这是PBGA封装的标准并且在电子行业已被沿用了超过15年。

第20节TSV互边导电物在顶部的两端支撑着高功耗电路，在底部的两端连接着带空腔振荡器的低功耗电路。

示例2：如果在互边导电物和有机刻蚀底板之间的内存电路太厚，并且back-grinding对于集成电路来说太贵了，这样20节所述的设计就能解决。

互边导电物的底部由既能通过激光又能通过wet anisotropic etche来制造的空腔振荡器组成，例如KOH（氧化钾）解决方案。

3D IC集成SiP技术在电子行业中已经使用了超过15年[205，206]。

这项技术不仅仅在热能管理方面起效，而且焊接点也很可靠。

因此，封装在有成本效益，显示出高电气热力性能的3D IC SiP中的合适设计的高功耗和低功耗电路，其中上面/下面都接合着惰性
TSV/RDL/IPD互边导电物，这种连接能被广泛接受，并且量产。

第23节光电子学连接器中的嵌入式3D 混合 IC 集成
第22节 3D IC 集成中的低功耗硅通洞技术（TSH）
第26节满足电力需求含TSV技术的载体和热能管理中的微型射流装置电路板
第27节制造TSV和微型射流装置电路板中的载体。

Au20Sn 焊接点和Ti/Cu/Ni/Au UBMs
第28节3D IC/Si 集成技术的发展路线图
第24节 3D IC集成SiP由TSV/RDL/IPD组成，其射流频道可以支持无TSV的摩尔定律电路板
第25节含射流频道的TSV/RDL/IPD互边导电物在摩尔定律电路板的上边和下边。