可测试性设计DFT
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实际上在一块芯片上同时出现多个故障的可能 性非常小
即使一块芯片出现了多个故障，那么它几乎不 可能通过基于“单故障假设”的测试
从工程角度考虑，如果不采用这个假设，会大 大增加计算复杂度，远远超出目前可能的计算 能力
14
基于Stuck-at故障模型的 组合电路故障侦测/测试向量生成
有了Stuck-at故障模型，如何通过IO端口来侦 测到故障，生成测试向量（Test Pattern）？
6
Fault Model 测试的发展历史 DFT 设计流程
7
What is a Physical Defect?
8
CMOS 工艺中常见的制造缺陷或曰物理缺陷 （ Physical Defect）包括：
对地和对电源的短路 由尘粒引起的连线断路 金属穿通(metal spike-through) 引起的晶体管源或漏的短路
39
DFT的作用
提高产品质量 降低测试成本
40
几种常见的DFT技术
扫描(SCAN)测试
将电路中的存储单元（寄存器Register）转化成为 可控制和可观察的存储单元（寄存器） ，将这些 单元连接成一个或多个移位寄存器，即扫描链
内建自测试(BIST)
在电路内部增加测试电路结构，在测试时这个测 试电路结构能够自己产生激励和比较响应
35
Fault Model 测试的发展历史 DFT 设计流程
36
测试的发展历史
70,80s
功能 测试
面向 故障测试
+ ATPG工具 <D算法>
面向 故障测试
+ ATPG工具
+ DFT
1. 1970s在 Cherry Hill测 试会议上被提 出。 2.已经形成了集 成电路设计的 有关工业标准
10
Fault Model（故障模型）
故障模型
由于引起芯片发生故障的制造缺陷原因多种多样，为了便于分 析和判断故障，需要将故障的特征进行抽象和分类，把呈现同 样效果的故障归并成同一种故障类型，并使用同一种描述方法， 这种故障描述方式称为故障模型
当前VLSI 设计中常用的故障模型
固定型故障模型(stuck-at fault model)：使用最多 时延故障模型(delay fault model) 基于电流的故障模型(current-based fault model) …..
29
基于电流的故障模型
可能会导致过大静态电流的故障
不一定导致逻辑错误，但会导致潜在的错误行为和早期故 障，出现可靠性方面问题的可能。比如一个尚能正常工作 的电路将来可能由于金属迁移(metal migration)等机制而 逐渐失效
在一些关键场合(如心脏起搏器)，出现任何不正常的行为都 应被认做是故障
43
Handling Register Stages
44
Test Pattern with Three Cycles
45
Assessment of Sequential logic ATPG
Then how?
46
Testing Sequential Logic ：
Combinational Logic ATPG with help of Full-Scan Designs
11
Fault Model
Stuck-at 故障模型 时延故障模型
跳变延时(transition delay)故障模型 路径延时(path delay)故障模型
基于电流的故障模型
12
Stuck-At Fault Model
13
Single-Stuck-At Fault Model
Stuck-At Fault Model（SSA）的“单故障 假设” ：在每一个被测芯片DUT (device under test)上最多只会出现一个故障
4
What is Testing
测试(Testing) 所要检查的不是设计的功能错误，而 是芯片在生产过程中引入的电路结构上的制造缺陷 (physical defects)
测试并不关心设计本身具体实现了什么功能，而是要想办 法测试其是否有制造缺陷。对一个测试工程师来说，一块 MPEG 解码芯片和一块USB 接口芯片并没有太大的区别， 因为芯片功能是设计过程应解决的问题了
常见的两类基于电流的故障模型
pseudo-stuck-at 故障模型 主要建立在SA 故障模型上：在单纯的SA模型中，观察 代表逻辑值1 或者0 的电压值；而在pseudo-stuck-at 故障模型中，则是先将故障效应加到指定点，然后观察 电源对整个芯片输出的电流大小
toggle 故障模型
跳变延时(transition delay)故障模型 路径延时(path delay)故障模型
基于电流的故障模型
28
静态电流Iddq
Iddq 指CMOS电路在所有门处于静态下的电源总电流 在CMOS 逻辑中非翻转状态的门只消耗静态或者二极管反向
(diode reverse) 电流。由于静态时PMOS和NMOS管不会同时 导块通大,规流模过集它成的电仅路是，漏其电Id流dq应即在静u态A电级流（IdIddqdq，大约小为与1集nA成。度对有于关一） 任个何数导量通级的以桥上接、短路和断路故障都将导致静态电流Iddq上升一
15
Target a SA Fault (1/4)
16
Activate the SA Fault (2/4)
17
Propagate Fault Effect (3/4)
18
Record the Test Pattern(4/4)
Anatomy of a Test Pattern
19
Are All Faults Detectable?
34
What is ATPG
ATPG：自动测试向量生成
通过特定的ATPG工具，结合特定的算 法，针对不同的电路生成最优化的测试 向量，从而能够在保证故障覆盖率 100%的基础上缩短测试周期。
ATPG 工具可以满足大部分生产测试 中所需的测试向量自动生成的要求， 自动生成的测试向量提供给ATE测试 程序用
优点： 1. 相对于完整测试，功能测试可以省去 大部分的冗余向量，缩短测试周期。
缺点： 1. 需要对芯片有所了解，这样不利于高 效率的测试。 2. 故障覆盖率不高，不能覆盖到所有的 故障点。
33
面向故障测试
优点： 1. 使用ATPG工具，面向故障点，生成 优化的测试向量，高效率的对电路进行 测试，大大的缩短了测试周期。 2. 同时也弥补了功能测试的不足，由于 测试工程师面向的是故障模型。因此， 所有芯片对于他们而言都是同等的。 3. 故障覆盖率理论上可以达到100%
也称为门时延故 障模型，因为这种 模型的故障都可以 归结于门输入/输出 过慢
26
路径时延故障模型
路径时延故障模型与跳变时延故障模型 基本上类似，路径时延故障模型可以看 作是对指定路径上所有组合门电路的跳 变时延之和的故障判断
27
Fault Model
Stuck-at 故障模型 时延故障模型
测试是向一个处于已知状态的对象施加确定的输入激 励，并测量其确定的输出响应与“理想”的期待响应 进行比较，进而判断被测对象是否存在故障
类似以前讲过的RTL仿真（：Product Testing
自动测试仪(Automatic Test Equipment, ATE)上运行的测 试程序通常包含如下信息：激励向量，响应向量，以及控制 和确定ATE时序所需要的信息等
Scannable Equivalent Flip-Flop
47
The Full-Scan Strategy
48
Scan Chains
49
扫描测试 Summarized（1）
◆ 扫描测试的基本原理 将一个集成电路内所有寄存器改成Scannable后串 接起来，组成一个移位寄存器，使得从外部能容 易地控制并直接观察这些状态存储单元中的内容 扫描测试将时序电路测试转化为组合电路测试 扫描测试的设计要保证各个寄存器可以和组合电 路完全隔离开来，以便寄存器的状态可随意设置， 同时保证寄存器的输出可观察
20
How Many Stuck-At Faults?
21
Equivalent Faults (1/3)
22
Equivalent Faults (2/3)
23
Equivalent Faults (3/3)
24
Fault Model
Stuck-at 故障模型 时延故障模型
跳变延时(transition delay)故障模型 路径延时(path delay)故障模型
30
故障检测分类：
面向故障测试：寻找故障模型化的故 障点
功能测试：测试芯片的所有功能 完整测试：遍历所有的输入向量
31
完整测试
优点： 1. 遍历所有的输入输出，因此故障率能 达到100%
缺点： 1. 由于测试向量繁多，导致测试周期相 当的长。 2.不适用于大规模集成电路测试。
32
功能测试
等
9
Physical Defects Fault Model
不管是对封装好的成品还是对尚未封装的“裸片” （die），要将探针伸入芯片结构内部进行测试，无论 从技术或是经济角度都是根本不可行的。对芯片的测 试只有通过有限的输入/输出管脚(I/O pin) 来完成
需要通过对芯片内部制造缺陷引起的电路故障建立逻 辑上的模型，从而通过测量电路在输入输出管脚上行 为，来判断芯片内部是否存在制造缺陷 Physical Defects（制造缺陷） Fault Model（故障模型）
A SA-Fault-Detection Algorithm for Combinational Logic Network：D Algorithm （Combinational Logic ATPG ） 算法步骤 Target a SA Fault Activate the SA Fault Propagate Fault Effect Record the Test Pattern
DFT
SCAN：can Testing Sequential Logic with Combinational Logic ATPG
BIST: MBIST、LBIST IDDQ
ATPG ATE
2
Fault Model 测试的发展历史 DFT 设计流程
3
Why Testing
因为：芯片在生产过程中 会产生的电路结构上的制 造缺陷！ 所以：我们需要通过测试 来挑出那些有制造缺陷的 成品芯片，防止其流入用 户手中！
静态电流(IDDQ)测试
若存在电流性故障, 会使电路在静态时产生一个高 于正常值的电流 。
41
扫描测试技术
1 基本原理和方法 2 扫描测试策略 3 基于扫描测试的芯片测试步骤
42
Testing Sequential Logic： Sequential logic ATPG based on D algorithm
IEEE1149.IEE
E1500
37
Fault Model 测试的发展历史 DFT 设计流程
38
What is DFT
结合专门的EDA工具，在设计流程中尽 早考虑测试的要求，在设计阶段就为将 来的测试工作设计专门用于测试的硬件 逻辑。这种通过增加额外的逻辑以增强 设计的可测试性的工作就是可测试性设 计(DFT，Design for Testability)
可测试性设计DFT
1
Summary
What is DFT and ATPG, why needed in Gate (Logic) Level？
Fault Model
Stuck-at 故障模型、时延故障模型、基于电流的故障模型 基于Stuck-at故障模型的组合电路故障侦测/测试向量生成
（ Combinational Logic ATPG：D algorithm）
基于电流的故障模型
25
跳变时延故障模型
可以看作是对SA 故障模型的增强，增加了对时域特 性的约束
在这种故障测试中，先强制驱动测试点电平到故障值，然 后在输入点加上一个跳变的激励，经过给定时间后检测测 试点是否跳变至正确值
与stuck-at 模型的静态检测不同，跳变延时可以检测出门 级电路上的上升跳变过慢(STR，slow-to-rise)或者下降跳 变过慢(STF，slow-to-fall)故障
即使一块芯片出现了多个故障，那么它几乎不 可能通过基于“单故障假设”的测试
从工程角度考虑，如果不采用这个假设，会大 大增加计算复杂度，远远超出目前可能的计算 能力
14
基于Stuck-at故障模型的 组合电路故障侦测/测试向量生成
有了Stuck-at故障模型，如何通过IO端口来侦 测到故障，生成测试向量（Test Pattern）？
6
Fault Model 测试的发展历史 DFT 设计流程
7
What is a Physical Defect?
8
CMOS 工艺中常见的制造缺陷或曰物理缺陷 （ Physical Defect）包括：
对地和对电源的短路 由尘粒引起的连线断路 金属穿通(metal spike-through) 引起的晶体管源或漏的短路
39
DFT的作用
提高产品质量 降低测试成本
40
几种常见的DFT技术
扫描(SCAN)测试
将电路中的存储单元（寄存器Register）转化成为 可控制和可观察的存储单元（寄存器） ，将这些 单元连接成一个或多个移位寄存器，即扫描链
内建自测试(BIST)
在电路内部增加测试电路结构，在测试时这个测 试电路结构能够自己产生激励和比较响应
35
Fault Model 测试的发展历史 DFT 设计流程
36
测试的发展历史
70,80s
功能 测试
面向 故障测试
+ ATPG工具 <D算法>
面向 故障测试
+ ATPG工具
+ DFT
1. 1970s在 Cherry Hill测 试会议上被提 出。 2.已经形成了集 成电路设计的 有关工业标准
10
Fault Model（故障模型）
故障模型
由于引起芯片发生故障的制造缺陷原因多种多样，为了便于分 析和判断故障，需要将故障的特征进行抽象和分类，把呈现同 样效果的故障归并成同一种故障类型，并使用同一种描述方法， 这种故障描述方式称为故障模型
当前VLSI 设计中常用的故障模型
固定型故障模型(stuck-at fault model)：使用最多 时延故障模型(delay fault model) 基于电流的故障模型(current-based fault model) …..
29
基于电流的故障模型
可能会导致过大静态电流的故障
不一定导致逻辑错误，但会导致潜在的错误行为和早期故 障，出现可靠性方面问题的可能。比如一个尚能正常工作 的电路将来可能由于金属迁移(metal migration)等机制而 逐渐失效
在一些关键场合(如心脏起搏器)，出现任何不正常的行为都 应被认做是故障
43
Handling Register Stages
44
Test Pattern with Three Cycles
45
Assessment of Sequential logic ATPG
Then how?
46
Testing Sequential Logic ：
Combinational Logic ATPG with help of Full-Scan Designs
11
Fault Model
Stuck-at 故障模型 时延故障模型
跳变延时(transition delay)故障模型 路径延时(path delay)故障模型
基于电流的故障模型
12
Stuck-At Fault Model
13
Single-Stuck-At Fault Model
Stuck-At Fault Model（SSA）的“单故障 假设” ：在每一个被测芯片DUT (device under test)上最多只会出现一个故障
4
What is Testing
测试(Testing) 所要检查的不是设计的功能错误，而 是芯片在生产过程中引入的电路结构上的制造缺陷 (physical defects)
测试并不关心设计本身具体实现了什么功能，而是要想办 法测试其是否有制造缺陷。对一个测试工程师来说，一块 MPEG 解码芯片和一块USB 接口芯片并没有太大的区别， 因为芯片功能是设计过程应解决的问题了
常见的两类基于电流的故障模型
pseudo-stuck-at 故障模型 主要建立在SA 故障模型上：在单纯的SA模型中，观察 代表逻辑值1 或者0 的电压值；而在pseudo-stuck-at 故障模型中，则是先将故障效应加到指定点，然后观察 电源对整个芯片输出的电流大小
toggle 故障模型
跳变延时(transition delay)故障模型 路径延时(path delay)故障模型
基于电流的故障模型
28
静态电流Iddq
Iddq 指CMOS电路在所有门处于静态下的电源总电流 在CMOS 逻辑中非翻转状态的门只消耗静态或者二极管反向
(diode reverse) 电流。由于静态时PMOS和NMOS管不会同时 导块通大,规流模过集它成的电仅路是，漏其电Id流dq应即在静u态A电级流（IdIddqdq，大约小为与1集nA成。度对有于关一） 任个何数导量通级的以桥上接、短路和断路故障都将导致静态电流Iddq上升一
15
Target a SA Fault (1/4)
16
Activate the SA Fault (2/4)
17
Propagate Fault Effect (3/4)
18
Record the Test Pattern(4/4)
Anatomy of a Test Pattern
19
Are All Faults Detectable?
34
What is ATPG
ATPG：自动测试向量生成
通过特定的ATPG工具，结合特定的算 法，针对不同的电路生成最优化的测试 向量，从而能够在保证故障覆盖率 100%的基础上缩短测试周期。
ATPG 工具可以满足大部分生产测试 中所需的测试向量自动生成的要求， 自动生成的测试向量提供给ATE测试 程序用
优点： 1. 相对于完整测试，功能测试可以省去 大部分的冗余向量，缩短测试周期。
缺点： 1. 需要对芯片有所了解，这样不利于高 效率的测试。 2. 故障覆盖率不高，不能覆盖到所有的 故障点。
33
面向故障测试
优点： 1. 使用ATPG工具，面向故障点，生成 优化的测试向量，高效率的对电路进行 测试，大大的缩短了测试周期。 2. 同时也弥补了功能测试的不足，由于 测试工程师面向的是故障模型。因此， 所有芯片对于他们而言都是同等的。 3. 故障覆盖率理论上可以达到100%
也称为门时延故 障模型，因为这种 模型的故障都可以 归结于门输入/输出 过慢
26
路径时延故障模型
路径时延故障模型与跳变时延故障模型 基本上类似，路径时延故障模型可以看 作是对指定路径上所有组合门电路的跳 变时延之和的故障判断
27
Fault Model
Stuck-at 故障模型 时延故障模型
测试是向一个处于已知状态的对象施加确定的输入激 励，并测量其确定的输出响应与“理想”的期待响应 进行比较，进而判断被测对象是否存在故障
类似以前讲过的RTL仿真（：Product Testing
自动测试仪(Automatic Test Equipment, ATE)上运行的测 试程序通常包含如下信息：激励向量，响应向量，以及控制 和确定ATE时序所需要的信息等
Scannable Equivalent Flip-Flop
47
The Full-Scan Strategy
48
Scan Chains
49
扫描测试 Summarized（1）
◆ 扫描测试的基本原理 将一个集成电路内所有寄存器改成Scannable后串 接起来，组成一个移位寄存器，使得从外部能容 易地控制并直接观察这些状态存储单元中的内容 扫描测试将时序电路测试转化为组合电路测试 扫描测试的设计要保证各个寄存器可以和组合电 路完全隔离开来，以便寄存器的状态可随意设置， 同时保证寄存器的输出可观察
20
How Many Stuck-At Faults?
21
Equivalent Faults (1/3)
22
Equivalent Faults (2/3)
23
Equivalent Faults (3/3)
24
Fault Model
Stuck-at 故障模型 时延故障模型
跳变延时(transition delay)故障模型 路径延时(path delay)故障模型
30
故障检测分类：
面向故障测试：寻找故障模型化的故 障点
功能测试：测试芯片的所有功能 完整测试：遍历所有的输入向量
31
完整测试
优点： 1. 遍历所有的输入输出，因此故障率能 达到100%
缺点： 1. 由于测试向量繁多，导致测试周期相 当的长。 2.不适用于大规模集成电路测试。
32
功能测试
等
9
Physical Defects Fault Model
不管是对封装好的成品还是对尚未封装的“裸片” （die），要将探针伸入芯片结构内部进行测试，无论 从技术或是经济角度都是根本不可行的。对芯片的测 试只有通过有限的输入/输出管脚(I/O pin) 来完成
需要通过对芯片内部制造缺陷引起的电路故障建立逻 辑上的模型，从而通过测量电路在输入输出管脚上行 为，来判断芯片内部是否存在制造缺陷 Physical Defects（制造缺陷） Fault Model（故障模型）
A SA-Fault-Detection Algorithm for Combinational Logic Network：D Algorithm （Combinational Logic ATPG ） 算法步骤 Target a SA Fault Activate the SA Fault Propagate Fault Effect Record the Test Pattern
DFT
SCAN：can Testing Sequential Logic with Combinational Logic ATPG
BIST: MBIST、LBIST IDDQ
ATPG ATE
2
Fault Model 测试的发展历史 DFT 设计流程
3
Why Testing
因为：芯片在生产过程中 会产生的电路结构上的制 造缺陷！ 所以：我们需要通过测试 来挑出那些有制造缺陷的 成品芯片，防止其流入用 户手中！
静态电流(IDDQ)测试
若存在电流性故障, 会使电路在静态时产生一个高 于正常值的电流 。
41
扫描测试技术
1 基本原理和方法 2 扫描测试策略 3 基于扫描测试的芯片测试步骤
42
Testing Sequential Logic： Sequential logic ATPG based on D algorithm
IEEE1149.IEE
E1500
37
Fault Model 测试的发展历史 DFT 设计流程
38
What is DFT
结合专门的EDA工具，在设计流程中尽 早考虑测试的要求，在设计阶段就为将 来的测试工作设计专门用于测试的硬件 逻辑。这种通过增加额外的逻辑以增强 设计的可测试性的工作就是可测试性设 计(DFT，Design for Testability)
可测试性设计DFT
1
Summary
What is DFT and ATPG, why needed in Gate (Logic) Level？
Fault Model
Stuck-at 故障模型、时延故障模型、基于电流的故障模型 基于Stuck-at故障模型的组合电路故障侦测/测试向量生成
（ Combinational Logic ATPG：D algorithm）
基于电流的故障模型
25
跳变时延故障模型
可以看作是对SA 故障模型的增强，增加了对时域特 性的约束
在这种故障测试中，先强制驱动测试点电平到故障值，然 后在输入点加上一个跳变的激励，经过给定时间后检测测 试点是否跳变至正确值
与stuck-at 模型的静态检测不同，跳变延时可以检测出门 级电路上的上升跳变过慢(STR，slow-to-rise)或者下降跳 变过慢(STF，slow-to-fall)故障