非易失性存储器

非易失性存储器
1. 绪论
随机存储器（如DRAM 和SRAM ）的缺点之一就是掉电后所存储的数据会随之丢失。

为了克服这个问题，人们已设计并开发出了多种非易失或/且可编程的存储器。

最近，基于浮栅概念的闪存由于其小的单元尺寸和良好的工作性能已经成为最通用的非易失存储器。

因此,在本文中，我们将着重介绍ROM 的两种结构（即NOR 和NAND 阵列）和闪存的基本结构及其应用。

2. MOS ROM 阵列的两种实现方法
2.1 基本ROM 单元
只读存储器阵列可以看做是一种简单的组合布尔逻辑，即它对每个输入组合（地址）都会产生一个指定的输出值。

因此，在一个特定地址存储二进制信息，可以通过被选行（字线）与被选列（位线）间有无数据路径（相当于特定位置上有无元件或元件是否在标准电压下导通）来实现。

而实现数据路径的基本结构有两种，即NOR 和NAND 阵列。

图2.1 ROM 的1和0 单元的不同实现方式
首先，考虑最简单的单元，如图2.1(a)所示，这是一个基本的ROM 单元。

假设位线BL 通过一个电阻接地，没有任何其他的激励或输入。

这就是0单元中的情况（2.1(a)下图）。

由于字线WL 和位线BL 之间不存在任何实际的连接，所以BL 的值为低电平而WL 得值无关。

反之，当把一个高电压WL V 加在1单元的字线上时二极管导通，字线被上拉至()WL D on V V ，结果在位线上形成了一个1。

总之，在WL 和BL 之间是否存在一个二极管区分了ROM 单元中存放的是1还是0。

2.2 NOR ROM 结构
然而，由于二极管单元的位线与字线是不隔离的，所有需要用来充电位线电容的电流必须通过字线和它的驱动器来提供，而这些电流这大容量存储器中是非常大的，因此，这一
1
0 (a)Diode ROM (b)MOS ROM 1 (c)MOS ROM 2
方法只适用于小存储器。

一个改善隔离的方法是在单元中使用一个有源器件，如图 2.1(b)所示，其工作原理与二极管单元相同，但是它的所有输出驱动电流都是由单元中的MOS 管提供的，字线驱动器只负责充电和放电字线电容。

但是，这一改进的直接代价是单元比较复杂和面积较大（额外的电源接触孔所致）。

图2.2是使用这一个单元的MOS ROM 阵列。

WL [0]V DD BL [0]WL [1]WL [2]
WL [3]
V bias BL [1]BL [2]BL [3]
V DD
图2.1(c)是采用MOS 单元的另一种实现方法。

这一单元的工作要求把位线通过电阻接到电源电压上，或者说输出的默认值必须等于1。

因此，在WL 和BL 之间没有晶体管就意味着存放1。

0单元通过在位线和地之间连接一个MOS 器件来实现。

在字线上加一个高电压使器件导通，从而把位线下拉至GND 。

图2.3是使用这一单元的MOS ROM 阵列。

WL [0]
GND
BL [0]WL [1]
WL [2]
WL [3]V DD
BL [1]Pull-up devices BL [2]BL [3]
GND
图2.3中4×4 NOR ROM 阵列的两种可能的版图如下： Polysilicon
Metal1
Diffusion
Metal1 on Diffusion Programmming using
the Contact Layer Only
这一阵列是通过在水平方向和垂直方向上重复相同的单元构成的，其中奇数单元相对水图2.2 一个4×4的OR ROM 单元阵
列，使用图2.1(b)单元；
图2.3 一个4×4的NOR ROM 单元阵列，使用图2.1(c)单元；
图2.4 4×4 NOR ROM 可能的版图 触点掩模型ROM
注入掩模型ROM
平轴成镜像以便共享GND线。

这两个版图的区别在于它们的编程方式。

在图2.4(a)的结构中，存储器通过有选择地加入金属至扩散层的接触孔来编程。

因而，连至位线的金属接触存在时就建立起一个‘0’单元，不存在时则表明为一个‘1’单元，并且在这种情况下，只用一个掩模层（即CONTACT）对存储器进行编程。

而在图2.4(b)的结构中，存储器是通过按需要有选择地增加晶体管来写入的，这需要借助扩散层（制造工艺中的ACTIVE掩模）来完成。

注意到。

在这种情况下，所有的nMOS晶体管都已经和位线相连，从而不可通过忽略相应的漏极接点来实现在某一位置存储‘1’。

而是在制造过程中通过有选择的沟道注
入将晶体管的阈值电压升高到
OH
V以上，使与存储‘1’有关的nMOS晶体管失活。

即，每
个阈值电压的注入表示存储了一个‘1’，而没有注入的晶体管则相应地存储‘0’。

由于注入掩模型结构中每个金属-扩散点是由两个相邻晶体管共用的，故与触点掩模型ROM版图相比，注入掩模型ROM版图具有更高的存储密度，大约节省15%的面积。

另一方面，触点掩模型（CONTACT掩模）的优点是接触层是制造过程中比较靠后的步骤。

这就推迟了在工艺周期中存储器的实际编程时间。

圆片可以预先完成直到CONTACT掩模前的工艺制造过程并存放起来。

一旦一个具体的编程确定下来，余下的制造过程就可以很快完成，从而缩短了定货和交货的时间。

总之，最终使用那一种方法取决于主要的设计指标—尺寸/性能还是交货时间。

2.3 NAND ROM 结构
我们很容易注意到，NOR ROM 的两种版图中，晶体管只占据了整个单元尺寸的很小比例，单元的大部分面积用于位线接触和接地连接。

避免这一开销的一种方式是采用不同的存储结构，即NAND ROM结构，如图2.5所示。

WL[0] WL[1] WL[2] WL[3]V DD
正常操作中，被选中的字线被下来为逻辑低电平，未被选中的所有字线保持为高电平。

如果一个晶体管位于被选中的行与列的交点上，则此晶体管截止，且列电压被负载元件拉到高电平。

另一方面，在多输入的NAND 结构中，如果在此特定交点上无晶体管（短路），那么列电压会被其他的nMOS 晶体管拉到低电平。

因此，在交点上，无晶体管则表示存储‘0’，交点处有晶体管则存储‘1’。

Polysilicon
Threshold-altering
implant
Metal1 on Diffusion
(b)
NAND 结构的主要优点是它的基本单元只有一个晶体管构成，并且不需要连接任何电源电压和GND 线，这就大大缩小了单元尺寸。

图2.6 为这一结构的两种版图，第一种采用METAL-1金属层来有选择地短路晶体管(a)。

它使单元的尺寸比最小的NOR ROM 单元还要小约15%；同时，若再增加一道额外的注入工序，即注入n 型杂质降低阈值使器件成为一个耗尽型晶体管时，不管加上什么样的字线电压它总是导通的，因此就相当于短路；由此所得到的单元面积比等效的NOR ROM 单元小两倍多。

然而，NAND 结构的位线（列）是串联的，即位线上的存储单元是串联连接，而NOR 结构的各个存储单元互相独立。

由于对两种结构的传播延时的计算，涉及内容过多并且篇幅过长，也不是本文讨论的重点之所在，在此只给出一个一般性的结论：NOR 结构通常有较快的存取时间，而NAND 的时间则较长；然而，NAND ROM 的单位面积的位密度比使用相同工艺和设计规则的NOR ROM 要高得多。

对于NAND ROM 而言，延时与对位线进行放电的串联晶体管数量的平方成正比。

当串联的晶体管数超过8-16个时，这种NAND ROM 的速度将变得非常慢，所以通常将NAND ROM 分为多个小的体，而每个体中串联的晶体管的数量不超过一定的限制。

然而，这种NAND 结构对于闪存(flash memory)是有利，因为对于闪存来说，密度性和成本比存取时间更重要。

2.4 小结
我们看到一个ROM 模块的编程要涉及到制造商，从而造成产品开发过程中不愿看到的延迟，所以这种方法已显得越来越不流行了；一个更合乎要求的方法是用户可以用自己的设备来编程存储器，而这也就是随后要讨论的非易失性读写存储器。

3. 非易失性读写存储器
非易失性读写存储器(Nonvolatile Read-Write Memory)的结构实际上与ROM 一样。

它的存储内核是由一个放在字线/位线网格上的晶体管阵列构成的。

存储器通过有选择地使其中某些器件有效或无效来进行编程；在ROM 中，这是通过掩模层的变化来完成的；而在非易失性读写存储器(NVRW)中则用结构经过修改的晶体管（浮栅晶体管）来代替。

3.1 浮栅晶体管(FAMOS)
浮栅晶体管的阈值电压可以通过电学方式来改变，改变的阈值在关断电源后仍能永久保持不变。

它是目前大多数可重新编程存储器的核心器件，如图3.1所示。

从图中可以得知，浮栅晶体管的结构与通常的MOS 器件类似，但是多了一个额外的多晶硅条插在栅和沟道之间，这一多晶硅条不与任何东西连接，因而称为浮栅。

插入这一额外栅最明显的影响是使栅氧层的厚度ox t 加倍，从而降低了器件的跨导并使阈值电压升高； 图2.6 4×4 MOS NAND ROM 可能的版图 采用Metal-1层编程 利用降低阈值注入
Source Substrate Gate Drain
n +
n +_
p t ox
t ox (a) Device cross-section (b) Schematic symbol G S D
更为重要的是，该器件的阈值电压是可编程的。

在源和栅-漏终端之间加上一个高电压（10V 以上）可以产生一个高电场并引起电子雪崩注入。

电子得到足够的能量变“热”并穿过第一层氧化物绝缘体而在浮栅上被捕获。

这一现象在栅氧层厚度约为100nm 时就会发生，器件的制造相对容易（与FLOTOX 相比）。

被捕获的电子有效地降低了浮栅上的电压。

这个过程是自我约束的——浮栅上积累的负电荷有效地降低了氧化层中的电场；移去电压后已引起的负电荷仍留在原来的位置上，从而是中间浮栅产生一个负电压。

从器件的角度看，这相当于有效地增加了阈值电压。

参看图3.2。

由于浮栅为极好的绝缘体所包围，所以被捕获的电荷可以在浮栅上存放许多年，即使在电源电压被移去之后也是如此。

3.2 可擦除可编程只读存储器(EPROM)
EPROM 是通过封装在一个透明窗口把紫外线(UV)照射到单元上来进行擦除的。

EPROM 的存储单元采用叠栅注入MOS 管（SIMOS 管)。

单元结构简单，密度高，成本低。

但是，采用UV 擦除的两个主要缺点是擦除过程很慢和可靠性问题。

位图3.3 EPROM 的一个存储单元Ｗi
Y j 线S ＤＷi Y j ×(a ) EPROM 叠层栅存储单元(b ) 阵列图符号G G
N N (3～4μm ++
SiO 2P 型硅衬底
S G D
控制栅(多晶硅)浮栅多晶硅)3.4叠层栅MOS 管剖面示意图
3.3 电擦除可编程只读存储器(EEPROM)
EEPROM 采用了一种称为FLOTOX (floating-gate tunneling oxide)晶体管浮栅器件作为可支持电擦除过程的可编程器件，如图3.5所示。

它与FAMOS 器件类似，但隔离浮栅与沟道和漏端的那一小部分绝缘介质的厚度减少到大约10nm 或更少。

当把一个约10V 的电压加到这一很薄的绝缘层时，电子通过隧穿机理穿入或穿出浮栅。

图3.6为隧穿节的I-V 特性曲线。

这一编程的方法的主要优点在于它的可逆性，即只要在写过程中所加的电压反过来即可实现擦除。

向浮栅注入电子将使阈值T V 升高，而相反的操作则降低T V 。

但是这一双向工作 图 3.1浮栅晶体管(FAMOS) 图 3.2 浮栅晶体
管编程
图3.5 FLOTOX transistor 图3.6 Fowler-Nordheim I-V特性
-10 V
10 V
I
V GD
带来了阈值控制的问题：
T
V可能低于0V，从而有效地产生一个即使栅上施加0V电压也不会关闭的器件。

使用选择器件的原因是阈值电压很难精确地控制，因为这取决于生产过程中的一些变化和浮栅上初始存储的电荷。

如果由于初始储存的电荷使得不可能可靠地达到希望的内部电压，那么存储器单元将不能正确工作。

为了避免这个问题，与FLOTOX晶体管串联一个选择管，并连接到字线和位线。

选择管使用正常的字线电平，而FLOTOX晶体管有一个位于两个可能阈值之间的合适的栅电压，如图3.7所示。

以下是EEPROM存储单元工作状态的分析：(1)．读出状态
(2)．擦除状态
(3)
．
写入状态
我们可以看到，EEPROM 单元有两个晶体管，所以比相应的EPROM 要大。

此外，制造非常薄的氧化层是一个难度很大、成本很高的工艺过程，所以EEPROM 部件的成本高于EPROM ，但却只能集成较少的位数；两者的详细差异如下表示：
超薄氧化层制造难度大，较快；电擦除，紫外线擦除速度慢；
E 成本很高结构简单，成本低
成本更耐久短寿命较小很大
功耗大（两个晶体管+遂穿氧化层）面积小，密度高
面积FN 隧穿效应，逐管擦除；电改写(FN 隧穿)；电改写(热电子)；
机理2PROM EPROM
表3.1 EPROM 与E 2PROM 的比较
3.4 快闪电可擦除只读存储器(Flash Memory)
Flash EEPROM 的概念在1984年由Masuoka 等提出，并很快发展成为应用最普遍的非易性存储器结构。

Flash EEPROM 是EPROM 和EEPROM 方法的结合，大多数Flash EEPROM 器件采用雪崩热电子注入的方法来编程器件；擦除则和EEPROM 单元一样，采用FN 隧穿(Fowler-Nordheim)来完成的。

它集中了两者的优点，既具有像EPROM 一样的单管结构，又沿用了传统EPROM 热电子隧道效应的编写机制，并具有EEPROM 在线、冷电子隧道效应的擦除机制。

基本存储单元尺寸比EEPROM 小10倍左右；但是，Flash EEPROM 的擦除是对整个芯片或存储器的子部分成批进行的。

它是目前唯一具有大存储容量、非易失性、低价格、可在线改写和较高速度等特性的存储器。

如图3.8所示。

写入状态下，各极所加电压如图所
示，浮栅的存储电荷通过隧道放电，使
T1管开启电压降低到0V 左右，成为
低开启电压管。

图3.8 flash memory 的结构特性 (a) (b)
3.4.1 Flash 存储器的基本存储单元
图3.9是Intel 推出的ETOX(EPROM Tunnel Oxide) Flash 单元，这只是现在各种Flash 单元中的一个。

它与FAMOS 门相似，但是采用了一个非常薄的隧道栅氧化层（10nm ）。

用栅氧的不同区域来进行编程和擦除。

Control gate
p-substrate
图3.9 用做Flash EEPROM 存储器的ETOX 器件
3.4.2
存储信息原理
(a). 擦除操作
图3.10 擦除操作
(b). 编程（写）操作
图3.11 编程(写)操作
(c). 读操作
图3.12
读操作
需要注意的是，在擦除操作的过程中，单元初始阈值电压的不同以及氧化层厚度的不同都会引起擦除操作结束时阈值电压的不同。

这一点可以从两方面来弥补：(1)在应用擦除脉冲之前，将阵列中的所有单元都编程，以使所有的阈值都从大致相同的值开始；(2)在此之
后，加上一个可控制宽度的擦除脉冲。

接着读整个阵列以检查这些单元是否已被擦除。

如果尚未全部擦除，则再应用另一个擦除脉冲，接着又是一个读周期；如此循环，直到所有单元的阈值电压都低于所要求的电平。

另外，源极加高压擦除是利用浮栅与源区构成的小电容、分压大、场强高的原理实现的。

小电容是又浮栅和源区侧向扩散区面积构成的。

因侧向扩散区相对于浮栅的面积很小，所以电容也很小。

之所以利用源极擦除是因为存储矩阵或部分存储矩阵单元的源极都是连接在一起的，这样可以实现整个芯片或分块快速擦除（如NOR Flash 结构）。

但是，如果存储矩阵或部分存储矩阵单元的源极不是连接在一起的，则高压不是加到源极，而是加到部分存储单元或全部存储单元的公共衬底上（如NAND Flash 结构）。

3.4.3 Flash 存储器存储矩阵结构及工作原理
Flash 存储器存储矩阵结构有“或”阵列和“与”阵列两大类。

前者存储单元并联，呈“或”关系，包括 OR 和NOR 两种。

后者存储单元是串联，呈“与”关系，包括AND 和 NAND 两种。

下面介绍最为常见的NOR 和NAND 结构的特点，并说明其编程、擦除和读出的工作原理。

(1) NOR Flash 存储单元
BL 0BL 1BL 7
图3.13 Flash 存储器NOR 存储结构示意
图3.13给出了2字×8位Flash 存储器NOR 结构存储矩阵示意图。

WL 为字线，BL 为位线。

(a)擦除：0WL 、1WL 接地，S V 加+12V 的电压，0BL ～7BL 浮空。

所有存储单元都发生FN 隧道效应，浮栅上的电子被拉回源区，即都被写成‘1’；
(b) 编程：假定要对0号单元写入( 10100010)B ，高位为7BL ，低位为0BL 。

则S V 接地，0WL 加+12V 电压，1WL 接0V 电压。

同时，要使6BL 、4BL 、3BL 、2BL 、0BL 接+12V 电压，并使7BL 、5BL 、1BL 浮空。

则存储单元06T 、04T 、03T 、02T 和00T 产生热电子隧道效应，使得其浮栅上充入电子，变为高开启阈值（约7V ），从而写入‘0’。

而存储单元07T 、05T 和01T 不发生热电子隧道效应，保持擦除时写入‘1’信息。

1号单元因1WL 接0V 电压保持原存储信息不变。

(c) 读出：假定对0号单元读出。

此时，S V 接地，0BL ～7BL 被预充电至1V 左右（也可稍高一些，比如2V ）；1WL 没有被选中，接地；0WL 接+5V 电压，由于06T 、04T 、03T 、02T 和00T 在写入的时候产生了热电子隧道效应，故而阈值电压升高为7V 左右，从而这五个管子关断，6BL 、4BL 、3BL 、2BL 、0BL 的电压保持1V 不变；而07T 、05T 和01T 三个管子的阈值电压小于5V ，故而导通，将位线7BL 、5BL 、1BL 的电压下拉至0V ； 从而读出的数据即为写入的数据( 10100010)B 。

此读出原理与NOR ROM 一致。

(2) NAND Flash 存储单元
BL 0BL 1BL 7
BL 2BL 3
图3.14 Flash 存储器NAND 存储结构示意
图3.14是一个8字×8位的NAND Flash 结构的示意图；图中存储单元的源、漏串接构成存储阵列的列，各列同位置的存储单元的控制栅(control gate)并接构成存储的行。

(a)擦除：0WL ～7WL 接0V ，衬底加高电压+20V ，S V 、0BL ～7BL 浮空。

浮栅上的电子通过FN 隧道效应进入衬底，实现擦除，即写入‘1’。

擦除方式为整页或芯片的某一部分； (b) 编程：NAND 存储矩阵不能随机编程，只能按地址顺序编程。

即从0WL 单元（行）开始，接着1WL 、2WL 、…6WL 、7WL 顺序编程。

编程时，选中行加高电压+20V ，其他行加10V 的电压，衬底接地，S V 浮空；写‘0’和写‘1’的位线电压分别接+10V 和0V ；写‘1’时，位线接0V ，即所选的单元的漏极D 接0V ，控制栅为+20V ，则将产生FN 隧道效应，使浮栅上充上电子，提高其阈值电压。

写‘0’时，所选单元的漏极D 接+10V 电压，控制栅为+20V ，不能产生FN 隧道效应，浮栅上没有充上电子，其阈值电压保持不变。

(c) 读出：位线预充电至2V ，S V 接地，未选中的行加+10V 电压，选中的行加+3V 电压；因此，未选中行的存储单元无论是存‘1’还是‘0’都导通，不影响被选中单元的读出。

被选中单元的存‘0’单元导通，即阈值电压没有被改变的，并将位线下拉至0V 。

存‘1’单
元不导通。

读出时，可以顺序进行，也可以随机实现。

3.4.4 NOR单元与NAND单元的特性比较
4. 小结
一些数据或许能够帮助我们更好地理解各种不同的非易失性存储器。

此外，文中所提及的结构在编程时都要求在字线和位线上有高电压信号(12-20V)，而在读模式期间，在相同字线和位线上采用的是3V或5V的标准信号。

表4.1总结目前一些存储器的数据。

5. 参考书目
1．Sung-Mo Kang, Yusuf Leblebici Cmos数字集成电路—分析与设计第三版电子工业出版社
2．John P. Uyemura 超大规模集成电路与系统导论电子工业出版社
3．David A. Hodges, Horace G. Jackson, Resve A. Saleh 数字集成电路分析与设计—深亚微米工艺第三版电子工业出版社
4．Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolic 数字集成电路—电路、系统与设计第二版电子工业出版社。