数字电路习题解答—05
数字电路习题答案详解
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受5号译码器输出控制。(1)当 CD=00时, 只1号译码器译码,其他译码器不译码。
当 CD=01时, 只2号译码器译码。(3)当 CD=10时, 只3号译码器译码。当 CD=11
时, 只4号译码器译码F1。0、F20、F30、F40
的逻辑函数表达式为:
第11页,共50页。
3-7 图示电路每一方框均为2线一4线译码器组成。其输出低电平有效。要求:
3-11
G AB
Y A BC
RC
G AB AB Y A BC ABC RC
需用七个与非门。而圈0则:
G A B AB
Y AB C ABC
R C
G AB
Y ABC RC
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3-11
试用六个与非门设计一个水箱控制电路。图为水箱示意图。A、B、C是三个电极。 当电极被水浸没时, 会有信号输出。水面在A,B间为正常状态,点亮绿灯G;水面在B、C间或在A以上为异常状态,点亮黄灯Y;水 面在C以下为危险状态.点亮红灯R。
其他电路:
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3-10 试用与非门设计一个逻辑选择电路。S1、S0为
选择端,A、B为数据输入端。选择电路的 功能见下表。选择电路可以有反变量输入。
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3-10 F S1 AB S0 AB S0 A B S0 AB S1S0 A B F F S1 AB S0 AB S0 A B S0 AB S1S0 A B F S1S0 AB S1S0 ( A B) S1S0 ( A B AB) S1S0 ( A B AB )
择信号;比较结果F从74151 Y 反相输出端得到。
数电第五版第五章课后习题及答案演示精品PPT课件
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【题5.15】已知CMOS边沿触发方式JK触发器各输入端 的电压波形如图P5.15所示,试画出Q,Q’端对应的电压 波形。
20
解:根据JK触发器逻辑功能的定义和边沿触发方式的动作特 点,画出的Q,Q’ 端电压波形如图A5.15。
21
【题5.18】设图P5.18中各触发器的初始状态皆为Q=0,试画 出在CLK信号连续作用下各触发器输出端的电压波形
10
解:根据SR触发器逻辑功能的定义及脉冲触发方式的动作特 点,即可画出图A5.8中Q和Q’的电压波形。
11
【题5.9】 若主从结构SR触发器的CLK,S,R, 各输入端电压波 形如图P5.9所示, =1,试画出Q,Q’ 端对应的电压波形。
12
解:根据SR触发器逻辑功能的定义及脉冲触发方式的动作特 点,即可画出Q,Q’的电压波形,如图A5.9所示。
学习要点: 1、不同电路结构触发器的动作 特点; 2、不同逻辑功能触发器的特性;
1
【题5.1】 画出图P5.1由与非门组成的SR锁存器输出端Q,Q’的 电压波形,输入端 , 的电压波形如图中所示。 解:见图A5.1.
No Image
2
3
【题5.4】图P5.4所示为一个防抖动输出的开关电路。当拨动 开关S时,由于开关触点接通瞬间发生振颤 , 和 的电压波 形如图中所示,试画出Q,Q’端对应的电压波形。
从高电平跳变成低电平以后电路的工作过程与上述过 程类似。这样就得到了图A5.20的 电压波形。
25
【题5.21】 在图P5.21所示的主从JK触发器电路中,CLK 和 A 的电压波形如图中所示,试画出 Q 端对应的电压波形。设触 发器的初始状态为 Q = 0.
26
写在最后
经常不断地学习,你就什么都知道。你知道得越多,你就越有力量 Study Constantly, And You Will Know Everything. The More
数电第五章习题答案 .doc
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自我检查题5.1 时序电路和组合电路的根本区别是什么?同步时序电路与异步时序电路有何不同?解答:从功能上看,时序电路任何时刻的稳态输出不仅和该时刻的输入相关,而且还决定于该时刻电路的状态,从电路结构上讲,时序电路一定含有记忆和表示电路状态的存储器。
而组合电路任何时刻的稳态输出只决定于该时刻各个输入信号的取值,由常用门电路组成则是其电路结构的特点。
在同步时序电路中,各个触发器的时钟信号是相同的,都是输入CP 脉冲,异步时序电路则不同,其中有的触发器的时钟信号是输入cp 脉冲,有的则是其他触发器的输出,前者触发器的状态更新时同步的,后者触发器状态更新有先有后,是异步的。
5.2 画出图T5.2所示电路的状态和时序图,并简述其功能。
图T5.2解:(1)写方程式 驱动方程 nQ K J 200==n Q K J 011==n n Q Q J 012=, n Q K 22=输出方程:nQ Y 2= (2) 求状态方程nn n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 02020202000010+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01011010111111+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01222201222212=+=+=+(3)画状态图和时序图 状态图如下图所示:101时序图如下图所示:CP Q 0Q 1Q 25.3 试用边沿JK 触发器和门电路设计一个按自然态序进行计数的七进制同步加法计数器。
解:(1)状态图如下图:(2)求状态方程、输出方程CQ Q Q n n n /101112+++的卡诺图如下图所示:输出方程为nn Q Q C 12=状态方程:n n n n n Q Q Q Q Q 120112+=+ n n n n n n Q Q Q Q Q Q 0120111+=+ n n n n n Q Q Q Q Q 120110+=+驱动方程:n n n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 0122120121220112)(++=++=+n n n n n n Q Q Q Q Q Q 1021011+=+n n n n n Q Q Q Q Q 0012101)(++=+与JK 触发器的特性方程 比较,可以得到驱动方程 n n Q Q J 012= 、 n Q K 12=n Q J 01= 、n n Q Q K 021=n n n n Q Q Q Q J 12120=+= 10=K(4) 无效状态转换情况 111/1000 能自启动(5) 逻辑图如下图所示:5.4 画出用时钟脉冲上升沿触发的边沿D 触发器组成的4位二进制异步加法计数器和减法计数器的逻辑电路图。
铜陵学院 数字电子技术第5章习题解答
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铜陵学院 数字电子技术 石建平第5章习题解答5-1.为什么基本RS 触发器的输入信号需要遵守S D ’+R D ’=1的约束条件?解:基本RS 触发器的输入信号同时为0时,触发器输出端Q =Q ’=1,这时我们称为11态。
但是,若S D ’和R D ’同时无效回到1后,基本RS 触发器的输出状态将由两个与非门的传输延迟时间决定,即输出状态将无法确定。
因此,此状态称为不定状态,使用时应避免这种情况发生。
5-2.试问电平触发的SR 触发器和基本RS 触发器在电路结构和动作特点上有哪些不同? 解:电平触发的SR 触发器电路结构中有时钟信号,输入端是在时钟信号的控制下对触发器作用,只有当时钟信号在有效状态下,输入信号才能使触发器接收信号建立状态,而基本RS 触发器电路结构中没有时钟信号,输入信号直接对触发器作用。
5-3.试问电平触发方式的触发器能构成具有翻转功能的触发器吗?为什么?解:不能。
电平触发方式的触发器,在整个电平有效期间内,均可以接收信号建立状态,因此,若构成具有翻转功能的触发器,将会在整个电平有效期间内不断地接收信号实现翻转,会出现空翻现象。
5-4.已知基本RS 触发器电路中,输入信号端R D ’和S D ’的电压波形如图5-1所示,试画出图示电路的输出端Q 和Q ’端的电压波形。
’S D ’G 2G 1R D ’S D ’R D ’解:(1)标出所有输入信号变化的边沿,在每一段内根据基本RS 触发器的输入输出画出Q 和Q ’端波形;(2)输入端RD ’=0,SD ’=1,Q =0,Q ’=1;随后RD ’=SD ’=0,触发器输出为11态; (3)输入端RD ’=1,SD ’=0,Q =1,Q ’=0;随后RD ’=0,SD ’=1,Q =0,Q ’=1;在RD ’=SD ’=1,触发器输出保持不变;(4)输入端RD ’=1,SD ’=0,Q =1,Q ’=0;随后RD ’=SD ’=0,触发器输出为11态;最后RD ’=0,SD ’=1,Q =0,Q ’=1。
数字电子技术习题解答_杨志忠_第五章练习题_部分
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教材:数字电子技术基础(“十五”国家级规划教材) 杨志忠 卫桦林 郭顺华 编著高等教育出版社2009年7月第2版; 2010年1月 北京 第2次印刷;第五章 集成触发器(部分习题答案)练习题5解答:(P213页)【5.1】、由与非门构成的基本RS 触发器,S D 和R D 端输入如图P5.1所示波形,试画出Q 和Q 的输出波形。
设触发器的初始状态为“0”。
解题思路:根据基本RS 触发器功能分段画图,并要注意与非门的基本RS 触发器是低电平有效。
当D S 和D R 端同时为有效低电平时,出现强制1态,有效电平同时撤去后(无效高电平)会出现不定态。
(不确定的状态,具体的状态取决两个与非门的翻转速度快慢)DS D RQ【5.2】、由或非门构成的基本RS 触发器,S D 和R D 端输入如图P5.2所示波形信号,试画出Q 和Q 的输出波形。
(设触发器的初始状态为“1”)。
解题思路:根据基本RS 触发器功能分段画图,并要注意或非门的基本RS 触发器是高电平有效,功能与与非门组成的RS 触发器功能相同。
当R D 和S D 端同时为有效高电平时,出现强制0态,有效电平同时撤去后(无效低电平)会出现不定态。
(不确定的状态,具体的状态取决两个与非门的翻转速度快慢)DS D RQ1≥1≥【5.4】、已知同步RS 触发器的输入CP,R 和S 的电压波形如题P5-4图所示的波形,试画出Q 和Q 的输出波形。
(设触发器的初始状态nQ =0)解题思路:同步钟控RS 触发器是电位型触发器(高电平敏感CP=1),在CP 有效触发期间的状态随输入信号发生变化,n 1n Q R S Q+=+,约束条件:RS=0,R=S=1时出现1Q Q 1n 1n ==++。
CPSQR【5.5】、已知同步D 触发器CP 和D 端的输入电压波形如P5.5图所示,试画出Q 端的输出波形。
(设触发器的初始状态nQ =0)解题思路:同步式触发器是电位型触发器(假定高电平敏感CP=1),在CP 有效触发期间的状态随输入信号发生变化,D Q1n =+。
数字集成电路--电路、系统与设计(第二版)课后练习题 第五章 CMOS反相器
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C H A P T E R5T H E C M O S I N V E R T E R Quantification of integrity,performance,and energy metrics of an inverterOptimization of an inverter design5.1Exercises and Design Problems5.2The Static CMOS Inverter—An IntuitivePerspective5.3Evaluating the Robustness of the CMOSInverter:The Static Behavior5.3.1Switching Threshold5.3.2Noise Margins5.3.3Robustness Revisited5.4Performance of CMOS Inverter:The DynamicBehavior5.4.1Computing the Capacitances5.4.2Propagation Delay:First-OrderAnalysis5.4.3Propagation Delay from a DesignPerspective5.5Power,Energy,and Energy-Delay5.5.1Dynamic Power Consumption5.5.2Static Consumption5.5.3Putting It All Together5.5.4Analyzing Power Consumption UsingSPICE5.6Perspective:Technology Scaling and itsImpact on the Inverter Metrics180Section 5.1Exercises and Design Problems 1815.1Exercises and Design Problems1.[M,SPICE,3.3.2]The layout of a static CMOS inverter is given in Figure 5.1.(λ=0.125µm).a.Determine the sizes of the NMOS and PMOS transistors.b.Plot the VTC (using HSPICE)and derive its parameters (V OH ,V OL ,V M ,V IH ,and V IL ).c.Is the VTC affected when the output of the gates is connected to the inputs of 4similargates?.d.Resize the inverter to achieve a switching threshold of approximately 0.75V .Do not lay-out the new inverter,use HSPICE for your simulations.How are the noise margins affected by this modification?2.Figure 5.2shows a piecewise linear approximation for the VTC.The transition region isapproximated by a straight line with a slope equal to the inverter gain at V M .The intersectionof this line with the V OH and the V OL lines defines V IH and V IL .a.The noise margins of a CMOS inverter are highly dependent on the sizing ratio,r =k p /k n ,of the NMOS and PMOS e HSPICE with V Tn =|V Tp |to determine the valueof r that results in equal noise margins?Give a qualitative explanation.b.Section 5.3.2of the text uses this piecewise linear approximation to derive simplifiedexpressions for NM H and NM L in terms of the inverter gain.The derivation of the gain isbased on the assumption that both the NMOS and the PMOS devices are velocity saturatedat V M .For what range of r is this assumption valid?What is the resulting range of V M ?c.Derive expressions for the inverter gain at V M for the cases when the sizing ratio is justabove and just below the limits of the range where both devices are velocity saturated.What are the operating regions of the NMOS and the PMOS for each case?Consider theeffect of channel-length modulation by using the following expression for the small-signalresistance in the saturation region:r o,sat =1/(λI D ).Figure 5.1CMOS inverter layout.InOutGND V DD =2.5V.Poly Metal1NMOSPMOSPolyMetal12λ182THE CMOS INVERTER Chapter 53.[M,SPICE,3.3.2]Figure 5.3shows an NMOS inverter with resistive load.a.Qualitatively discuss why this circuit behaves as an inverter.b.Find V OH and V OL calculate V IH and V IL .c.Find NM L and NM H ,and plot the VTC using HSPICE.d.Compute the average power dissipation for:(i)V in =0V and (ii)V in =2.5Ve HSPICE to sketch the VTCs for R L =37k,75k,and 150k on a single graph.ment on the relationship between the critical VTC voltages (i.e.,V OL ,V OH ,V IL ,V IH )and the load resistance,R L .g.Do high or low impedance loads seem to produce more ideal inverter characteristics?4.[E,None,3.3.3]For the inverter of Figure 5.3and an output load of 3pF:a.Calculate t plh ,t phl ,and t p .b.Are the rising and falling delays equal?Why or why not?pute the static and dynamic power dissipation assuming the gate is clocked as fast as possible.5.The next figure shows two implementations of MOS inverters.The first inverter uses onlyNMOS transistors.V OH V OL inV outFigure 5.2A different approach to derive V IL and V IH .V outV in M 1W/L =1.5/0.5+2.5VFigure 5.3Resistive-load inverterR L =75k ΩSection 5.1Exercises and Design Problems183a.Calculate V OH ,V OL ,V M for each case.e HSPICE to obtain the two VTCs.You must assume certain values for the source/drain areas and perimeters since there is no layout.For our scalable CMOS process,λ =0.125μm,and the source/drain extensions are 5λfor the PMOS;for the NMOS the source/drain contact regions are 5λx5λ.c.Find V IH ,V IL ,NM L and NM H for each inverter and comment on the results.How can you increase the noise margins and reduce the undefined region?ment on the differences in the VTCs,robustness and regeneration of each inverter.6.Consider the following NMOS inverter.Assume that the bulk terminals of all NMOS deviceare connected to GND.Assume that the input IN has a 0V to 2.5V swing.a.Set up the equation(s)to compute the voltage on node x .Assume γ=0.5.b.What are the modes of operation of device M2?Assume γ=0.c.What is the value on the output node OUT for the case when IN =0V?Assume γ=0.d.Assuming γ=0,derive an expression for the switching threshold (V M )of the inverter.Recall that the switching threshold is the point where V IN =V OUT .Assume that the devicesizes for M1,M2and M3are (W/L)1,(W/L)2,and (W/L)3respectively.What are the limitson the switching threshold?For this,consider two cases:i)(W/L)1>>(W/L)2V DD =2.5V V IN V OUTV DD =2.5V V IN V OUT M 2M 1M 4M 3W/L=0.375/0.25W/L=0.75/0.25W/L=0.375/0.25W/L=0.75/0.25Figure 5.4Inverter ImplementationsV DD =2.5V OUTM1IN M2M3V DD =2.5Vx184THE CMOS INVERTER Chapter 5ii)(W/L)2>>(W/L)17.Consider the circuit in Figure 5.5.Device M1is a standard NMOS device.Device M2has allthe same properties as M1,except that its device threshold voltage is negative and has a valueof -0.4V.Assume that all the current equations and inequality equations (to determine themode of operation)for the depletion device M2are the same as a regular NMOS.Assume thatthe input IN has a 0V to 2.5V swing.a.Device M2has its gate terminal connected to its source terminal.If V IN =0V ,what is the output voltage?In steady state,what is the mode of operation of device M2for this input?pute the output voltage for V IN =2.5V .You may assume that V OUT is small to simplify your calculation.In steady state,what is the mode of operation of device M2for this input?c.Assuming Pr (IN =0)=0.3,what is the static power dissipation of this circuit?8.[M,None,3.3.3]An NMOS transistor is used to charge a large capacitor,as shown in Figure5.6.a.Determine the t pLH of this circuit,assuming an ideal step from 0to 2.5V at the input node.b.Assume that a resistor R S of 5k Ωis used to discharge the capacitance to ground.Deter-mine t pHL .c.Determine how much energy is taken from the supply during the charging of the capacitor.How much of this is dissipated in M1.How much is dissipated in the pull-down resistanceduring discharge?How does this change when R S is reduced to 1k Ω.d.The NMOS transistor is replaced by a PMOS device,sized so that k p is equal to the k n ofthe original NMOS.Will the resulting structure be faster?Explain why or why not.9.The circuit in Figure 5.7is known as the source follower configuration.It achieves a DC levelshift between the input and the output.The value of this shift is determined by the current I 0.Assume x d =0,γ=0.4,2|φf |=0.6V ,V T 0=0.43V ,k n ’=115μA/V 2and λ=0.V DD =2.5VOUTM1(4μm/1μm)IN M2(2μm/1μm),V Tn =-0.4VFigure 5.5A depletion load NMOSinverterV DD =2.5VOutFigure 5.6Circuit diagram with annotated W/L ratios=5pFSection 5.1Exercises and Design Problems 185a.Suppose we want the nominal level shift between V i and V o to be 0.6V in the circuit in Figure 5.7(a).Neglecting the backgate effect,calculate the width of M2to provide this level shift (Hint:first relate V i to V o in terms of I o ).b.Now assume that an ideal current source replaces M2(Figure 5.7(b)).The NMOS transis-tor M1experiences a shift in V T due to the backgate effect.Find V T as a function of V o for V o ranging from 0to 2.5V with 0.5V intervals.Plot V T vs.V oc.Plot V o vs.V i as V o varies from 0to 2.5V with 0.5V intervals.Plot two curves:one neglecting the body effect and one accounting for it.How does the body effect influence the operation of the level converter?d.At V o (with body effect)=2.5V,find V o (ideal)and thus determine the maximum error introduced by the body effect.10.For this problem assume:V DD =2.5V ,W P /L =1.25/0.25,W N /L =0.375/0.25,L =L eff =0.25μm (i.e.x d =0μm),C L =C inv-gate ,k n ’=115μA/V 2,k p ’=-30μA/V 2,V tn0=|V tp0|=0.4V,λ =0V -1, γ=0.4,2|φf |=0.6V ,and t ox =e the HSPICE model parameters for parasitic capacitance given below (i.e.C gd0,C j ,C jsw ),and assume that V SB =0V for all problems except part (e).Figure 5.7NMOS source follower configuration V DD =2.5V V iV oV DD =2.5VV i V oV bias =(a)(b)I o1um/0.25um M1186THE CMOS INVERTER Chapter 5##Parasitic Capacitance Parameters (F/m)##NMOS:CGDO=3.11x10-10,CGSO=3.11x10-10,CJ=2.02x10-3,CJSW=2.75x10-10PMOS:CGDO=2.68x10-10,CGSO=2.68x10-10,CJ=1.93x10-3,CJSW=2.23x10-10a.What is the V m for this inverter?b.What is the effective load capacitance C Leff of this inverter?(include parasitic capacitance,refer to the text for K eq and m .)Hint:You must assume certain values for the source/drain areas and perimeters since there is no layout.For our scalable CMOS process,λ =0.125μm,and the source/drain extensions are 5λfor the PMOS;for the NMOS the source/drain contact regions are 5λx5λ.c.Calculate t PHL ,t PLH assuming the result of (b)is ‘C Leff =6.5fF’.(Assume an ideal step input,i.e.t rise =t fall =0.Do this part by computing the average current used to charge/dis-charge C Leff .)d.Find (W p /W n )such that t PHL =t PLH .e.Suppose we increase the width of the transistors to reduce the t PHL ,t PLH .Do we get a pro-portional decrease in the delay times?Justify your answer.f.Suppose V SB =1V,what is the value of V tn ,V tp ,V m ?How does this qualitatively affect C Leff ?ing Hspice answer the following questions.a.Simulate the circuit in Problem 10and measure t P and the average power for input V in :pulse(0V DD 5n 0.1n 0.1n 9n 20n),as V DD varies from 1V -2.5V with a 0.25V interval.[t P =(t PHL +t PLH )/2].Using this data,plot ‘t P vs.V DD ’,and ‘Power vs.V DD ’.Specify AS,AD,PS,PD in your spice deck,and manually add C L =6.5fF.Set V SB =0Vfor this problem.b.For Vdd equal to 2.5V determine the maximum fan-out of identical inverters this gate candrive before its delay becomes larger than 2ns.c.Simulate the same circuit for a set of ‘pulse’inputs with rise and fall times of t in_rise,fall =1ns,2ns,5ns,10ns,20ns.For each input,measure (1)the rise and fall times t out_rise andV DD =2.5VV IN V OUTC L =C inv-gateL =L P =L N =0.25μmV SB-+(W p /W n =1.25/0.375)Figure 5.8CMOS inverter with capacitiveSection 5.1Exercises and Design Problems 187t out_fall of the inverter output,(2)the total energy lost E total ,and (3)the energy lost due to short circuit current E short .Using this data,prepare a plot of (1)(t out_rise +t out_fall )/2vs.t in_rise,fall ,(2)E total vs.t in_rise,fall ,(3)E short vs.t in_rise,fall and (4)E short /E total vs.t in_rise,fall.d.Provide simple explanations for:(i)Why the slope for (1)is less than 1?(ii)Why E short increases with t in_rise,fall ?(iii)Why E total increases with t in_rise,fall ?12.Consider the low swing driver of Figure 5.9:a.What is the voltage swing on the output node (V out )?Assume γ=0.b.Estimate (i)the energy drawn from the supply and (ii)energy dissipated for a 0V to 2.5V transition at the input.Assume that the rise and fall times at the input are 0.Repeat the analysis for a 2.5V to 0V transition at the input.pute t pLH (i.e.the time to transition from V OL to (V OH +V OL )/2).Assume the input rise time to be 0.V OL is the output voltage with the input at 0V and V OH is the output volt-age with the input at 2.5V .pute V OH taking into account body effect.Assume γ =0.5V 1/2for both NMOS and PMOS.13.Consider the following low swing driver consisting of NMOS devices M1and M2.Assumean NWELL implementation.Assume that the inputs IN and IN have a 0V to 2.5V swing andthat V IN =0V when V IN =2.5V and vice-versa.Also assume that there is no skew between INand IN (i.e.,the inverter delay to derive IN from IN is zero).a.What voltage is the bulk terminal of M2connected to?V in V out V DD =2.5V W L 3μm 0.25μm =p 2.5V0V C L =100fFW L 1.5μm 0.25μm=n Figure 5.9Low Swing DriverV LOW =0.5VOutM1ININ M225μm/0.25μm 25μm/0.25μmC L =1pFFigure 5.10Low Swing Driver188THE CMOS INVERTER Chapter 5b.What is the voltage swing on the output node as the inputs swing from 0V to 2.5V .Showthe low value and the high value.c.Assume that the inputs IN and IN have zero rise and fall times.Assume a zero skewbetween IN and IN.Determine the low to high propagation delay for charging the outputnode measured from the the 50%point of the input to the 50%point of the output.Assumethat the total load capacitance is 1pF,including the transistor parasitics.d.Assume that,instead of the 1pF load,the low swing driver drives a non-linear capacitor,whose capacitance vs.voltage is plotted pute the energy drawn from the lowsupply for charging up the load capacitor.Ignore the parasitic capacitance of the driver cir-cuit itself.14.The inverter below operates with V DD =0.4V and is composed of |V t |=0.5V devices.Thedevices have identical I 0and n.a.Calculate the switching threshold (V M )of this inverter.b.Calculate V IL and V IH of the inverter.15.Sizing a chain of inverters.a.In order to drive a large capacitance (C L =20pF)from a minimum size gate (with inputcapacitance C i =10fF),you decide to introduce a two-staged buffer as shown in Figure5.12.Assume that the propagation delay of a minimum size inverter is 70ps.Also assumeV DD =0.4VV IN V OUTFigure 5.11Inverter in Weak Inversion RegimeSection 5.1Exercises and Design Problems 189that the input capacitance of a gate is proportional to its size.Determine the sizing of thetwo additional buffer stages that will minimize the propagation delay.b.If you could add any number of stages to achieve the minimum delay,how many stages would you insert?What is the propagation delay in this case?c.Describe the advantages and disadvantages of the methods shown in (a)and (b).d.Determine a closed form expression for the power consumption in the circuit.Consider only gate capacitances in your analysis.What is the power consumption for a supply volt-age of 2.5V and an activity factor of 1?16.[M,None,3.3.5]Consider scaling a CMOS technology by S >1.In order to maintain compat-ibility with existing system components,you decide to use constant voltage scaling.a.In traditional constant voltage scaling,transistor widths scale inversely with S,W ∝1/S.To avoid the power increases associated with constant voltage scaling,however,youdecide to change the scaling factor for W .What should this new scaling factor be to main-tain approximately constant power.Assume long-channel devices (i.e.,neglect velocitysaturation).b.How does delay scale under this new methodology?c.Assuming short-channel devices (i.e.,velocity saturation),how would transistor widthshave to scale to maintain the constant power requirement?1InAdded Buffer StageOUTC L =20pF C i =10fF‘1’is the minimum size inverter.??Figure 5.12Buffer insertion for driving large loads.190THE CMOS INVERTER Chapter5DESIGN PROBLEMUsing the0.25μm CMOS introduced in Chapter2,design a static CMOSinverter that meets the following requirements:1.Matched pull-up and pull-down times(i.e.,t pHL=t pLH).2.t p=5nsec(±0.1nsec).The load capacitance connected to the output is equal to4pF.Notice that thiscapacitance is substantially larger than the internal capacitances of the gate.Determine the W and L of the transistors.To reduce the parasitics,useminimal lengths(L=0.25μm)for all transistors.Verify and optimize the designusing SPICE after proposing a first design using manual -pute also the energy consumed per transition.If you have a layout editor(suchas MAGIC)available,perform the physical design,extract the real circuitparameters,and compare the simulated results with the ones obtained earlier.。
《数电》教材习题答案 第5章习题答案
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思考题与习题5-1 在如图5-1所示的四位移位寄存器中,假定开始时Q3Q2Q1Q0为1101状态。
若串行输入序列101101与CP脉冲同步地加在D SR串行输入端时,请对应画出各触发器Q 3Q2Q1Q端的输出波形。
图T5-15-2 图T5-2电路中各触发器的初始状态均为0,请对应输入CP和IN的波形,画各触发器Q端的输出波形。
图T5-25-3 试用两片74LS194电路构成一个八位移位寄存器,并画出逻辑电路图。
5-4 请用上升沿触发的D触发器构成一个异步三位二进制加法计数器。
并对应CP画出Q1、Q2、Q3的波形。
图T5-45-5 请用JK 触发器构成一个脉冲反馈式异步六进制加法计数器,并画出对应于CP 脉冲的工作波形。
图T5-5用三位JK 触发器构成八进制计数器,然后在状态110时利用与非门反馈至清零端构成六进制计数器,图略。
5-6请分析如图T5-6所示的阻塞反馈式异步计数器电路的逻辑功能,指出该计数器为几进制,并画出计数状态转换图。
图T5-6解:(1)驱动方程:J I =3Q ,K 1=1; J 2=1,K 2=1;J 3=nQ n Q 21,K 3=1;代入得状态方程: (CP 脉冲下降沿时刻)(Q 1下降沿时刻) (CP 脉冲下降沿时刻)列出状态转换图(略)分析得出该计数器为5进制计数器,状态从000-100,其它的三个状态下一状态均为000,因此该电路是异步五进制计数器,具有自启动功能。
5-7 分析图T5-7同步计数器电路的逻辑功能。
图T5-7nn n n n Q K ,Q J Q K ,Q J Q K ,J 232312323111====== n Q n Q Q n 1311=+n Q Q n 221=+n Q n Q n Q Q n 31231=+nn n nn n nn n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 23232132123123113111=⋅+⋅=⋅+⋅=+=⋅+=+++n n n Q Q Q 123 111213+++n n n Q Q Q0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 1 0 1 0 1 1 1 1 0 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 1因为该计数器设计了清零端,因此可实现从000开始进入循环圈的2进制计数器的功能,但我们也发现,它也可以实现三进制。
数字电子技术基础课后答案
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数字电子技术基础课后答案第一章1.1 选择题答案1.C2.D3.A4.B1.2 填空题答案1.二进制2.163.2^n4.霍尔定律1.3 简答题答案1.数字系统的特征:离散性、离散性变量、离散性元件。
2.多位二进制数的表示:每一位上的位权是2的倍数,从右到左依次是1、2、4、8、16,即从低到高位权递增。
3.数字电路中的常用逻辑门:与门、或门、非门、异或门。
4.二进制加法器:用于实现二进制数的加法操作,可以分为半加器和全加器两种。
第二章2.1 选择题答案1.B2.C3.A4.D2.2 填空题答案1.与非门2.非3.低电平4.与非门2.3 简答题答案1.逻辑代数的基本运算:与运算、或运算、非运算。
2.逻辑门的基本类型:与门、或门、非门。
3.逻辑电位表示:用两个不同的电平来表示逻辑0和逻辑1,常用的是低电平表示逻辑0,高电平表示逻辑1。
4.逻辑门的输入输出关系:根据输入的逻辑电平,逻辑门会产生对应的输出电平。
第三章3.1 选择题答案1.C2.B3.D4.A3.2 填空题答案1.或非门2.与非门3.反相器4.同或门3.3 简答题答案1.反相器的功能:将输入信号的逻辑电平反转。
2.与非门和或非门的功能:与非门将与门的输出进行反向,或非门将或门的输出进行反向。
3.同或门的功能:在输入信号相同的情况下,输出逻辑1;在输入信号不同的情况下,输出逻辑0。
4.逻辑门的级联:逻辑门可以通过级联连接,实现复杂的逻辑功能。
第四章4.1 选择题答案1.C2.D3.A4.B4.2 填空题答案1.半加器2.与非门3.非门4.不可用4.3 简答题答案1.半加器的功能:用于实现两个单独的二进制位的相加操作,产生和位和进位位。
2.全加器的功能:用于实现三个二进制位的相加操作,包括输入的两个二进制位和进位位,产生和位和进位位。
3.二进制加法器的级联:通过将多个全加器级联连接,可以实现多位二进制数的相加操作。
4.数字比较器的功能:用于比较两个多位二进制数的大小,根据比较结果输出大于、小于或等于的信号。
习题册参考答案-《数字电路基础(第二版)习题册》-A05-3097.docx
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课题一组合逻辑电路任务 1 逻辑门电路的识别和应用一、填空题1.与逻辑; Y=A ·B2.或逻辑; Y=A+B3.非逻辑; Y=4.与运算;或运算;非运算5.低电平6.输入电压 Vi ;输出电压 Vo7. 3.6V;0.3V8.输出端并;外接电阻 R;线与;线与;电平9.高电平;低电平;高阻态10.CMOS11.非门;非门二、选择题1. A2. C3. C4. D5. C6. A7. B8. B9. B10.A11.B12.B13.A三、简答题1. Y1:Y2:2.真值表逻辑函数式Y=ABC 3.真值表逻辑表达式Y1=ABY2=Y3= A+B逻辑符号4.5.任务 2 组合逻辑电路的分析和设计一、填空题1.高电平;低电平2.输入逻辑变量的各种可能取值;相应的函数值排列在一起3.逻辑变量;与;或;非4.两输入信号;异或门电路5.代数;卡诺图6.A+B+C ;A;A7.( 1) n; n;(2)原变量;反变量;一;一8.与或式; 1; 09.组合逻辑电路;组合电路;时序逻辑电路;时序电路10.该时刻的输入信号;先前的状态二、选择题1. D2. C3. C4. A5. A三、判断题1.×2.√3.√4.√5.×6.√7.×四、简答题1.略2.( 1) Y=A+ B(2)Y=AB + A B(3)Y=ABC+A + B +C+D=A + B +C+D3. (1)Y=A B C+ABC+ABC+ABC= A C+AC(2) Y= A CD+A B D + D+ACDAB(3)Y=C+ AB+AB4.状态表逻辑功能:相同出1,不同出 0逻辑图5.( a)逻辑函数式Y=AB+ A B真值表逻辑功能:相同出1,不同出 0(b)逻辑函数式 Y=AB+BC+AC真值表逻辑功能:少数服从多数电路,即三人表决器。
6.Y=A ABC +B ABC +C ABC判不一致电路,输入不同,输出为1,;输入相同,输出为0。
数字电子技术课后习题答案
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ABACBC
BC
A
00 01 11 10
00
1
0
1
11
0
1
0
Y ABC
❖ 3.13某医院有一、二、三、四号病室4间,每室设有 呼叫按钮,同时在护士值班室内对应的装有一号、 二号、三号、四号4个指示灯。
❖ 现要求当一号病室的按钮按下时,无论其它病室的 按钮是否按下,只有一号灯亮。当一号病室的按钮 没有按下而二号病室的按钮按下时,无论三、四号 病室的按钮是否按下,只有二号灯亮。当一、二号 病室的按钮都未按下而三号病室的按钮按下时,无 论四号病室的按钮是否按下,只有三号灯亮。只有 在一、二、三号病室的按钮均未按下四号病室的按 钮时,四号灯才亮。试用优先编码器74148和门电路 设计满足上述控制要求的逻辑电路,给出控制四个 指示灯状态的高、低电平信号。
HP RI/BIN
I0
0/ Z1 0 10 ≥1
I1
1/ Z1 1 11
I2
2/ Z1 2 12 18
YS
I3
3/ Z1 3 13
I4
4/ Z1 4 14
YEX
I5
5/ Z1 5 15
I6
6/ Z1 6 16
I7
7/ Z1 7 17
Y0
V18
Y1
ST
E N
Y2
(b)
74148
(a)引脚图;(b)逻辑符号
A
00 01 11 10
00
0
0
1
11
1
0
1
Y AB BC AC
由于存在AC 项,不存在相切的圈,故无冒险。
❖ 4.1在用或非门组成的基本RS触发器中,已知 输入SD 、RD的波形图如下,试画出输出Q, Q
数字电路课后题参考答案
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习题参考答案注:参考答案,并不是唯一答案或不一定是最好答案。
仅供大家参考。
第一章习题2. C B A D B A C B A F ⋅⋅+⋅⋅+⋅⋅=3. 设:逻辑变量A 、B 、C 、D 分别表示占有40%、30%、20%、10%股份的四个股东,各变量取值为1表示该股东投赞成票;F 表示表决结果,F =1表示表决通过。
F =AB +AC +BCD4. 设:A 、B 开关接至上方为1,接至下方为0;F 灯亮为1,灯灭为0。
F =A ⊙B5. 设:10kW 、15kW 、25kW 三台用电设备分别为A 、B 、C ,设15kW 和25kW 两台发电机组分别为Y 和Z ,且均用“0”表示不工作,用“1”表示工作。
C AB Z BA B A Y ⋅=⋅=6.输入为余3码,用A 、B 、C 、D 表示,输出为8421BCD 码,用Y 0、Y 1、Y 2、Y 3表示。
D C A B A Y CB DC BD B Y DC Y DY ⋅⋅+⋅=⋅+⋅⋅+⋅=⊕==32107. 设:红、绿、黄灯分别用A 、B 、C 表示,灯亮时为1,灯灭时为0;输出用F 表示,灯正常工作时为0,灯出现故障时为1。
C A B A C B A F ⋅+⋅+⋅⋅=8. D C B D A H DC B AD C B A D C B A D C B A G DC B AD C A B A F DC B A E ⋅⋅+⋅=⋅⋅⋅+⋅⋅⋅+⋅⋅⋅+⋅⋅⋅=⋅⋅⋅+⋅⋅+⋅=⋅⋅⋅=第二章习题1. 设:红、绿、黄灯分别用A 、B 、C 表示,灯亮时其值为1,灯灭时其值为0;输出报警信号用Y 表示,灯正常工作时其值为0,灯出现故障时其值为1。
AC AB C B A Y ⋅⋅=2. 设:烟、温度和有害气体三种不同类型的探测器的输出信号用A 、B 、C 表示,作为报警信号电路的输入,有火灾探测信号时用1表示,没有时用0表示。
报警信号电路的书躇用Y 表示,有报警信号时用1表示,没有时用0表示。
阎石数字电路课后习题答案详解第五章答案
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第五章5.1解:3321132121121313113321312123131,,,Q Y Q Q Q Q Q Q Q Q Q Q Q Q Q Q QK Q Q J Q K Q J Q K Q J n n n =⎪⎪⎩⎪⎪⎨⎧=+=+=⎪⎩⎪⎨⎧======+++输出方程:状态方程:驱动方程:能自动启动的同步五进制加法计数器。
5.2解:12211221121221Q AQ Y Q Q A Q Q A Q Q Q A D Q D n n =⎪⎩⎪⎨⎧==⎪⎩⎪⎨⎧==++输出方程:状态方程:驱动方程:由状态转换图知:为一串行数据监测器,连续输入四个或四个以上的1时,输出为1,否则为0 5.3解:233232113231211213211232133121213211Q Q Y Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q K Q Q J Q Q K Q J K Q Q J n n n =⎪⎪⎩⎪⎪⎨⎧+=+=⋅=⎪⎪⎩⎪⎪⎨⎧====⋅=+++输出方程:状态方程:,=,,驱动方程:5.4解:212121121111122111Q Q A Q AQ Y Q Q A Q Q Q Q A Q A K J K J n n +=⎪⎩⎪⎨⎧⊕==⎩⎨⎧=⊕===++输出方程:⊙状态方程:⊙=驱动方程:5.5解:12330301213101203121013201101003012301203201320100,1Q Q Q Q Y Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q K Q Q Q J Q Q K Q Q J Q K Q Q Q J K J n n n n ⋅⋅⋅=⎪⎪⎪⎩⎪⎪⎪⎨⎧+⋅⋅⋅=⋅+⋅=+⋅==⎪⎪⎩⎪⎪⎨⎧=⋅⋅=⋅==⋅⋅===++++输出方程:状态方程:,=,驱动方程:5.6解:5.7解:∑5.8解:七进制计数器5.9解:5.10解:可采用复位法和置数法:5.11解:5.12解:A=0时为十进制,A=1时为十二进制5.13解:5.18解:需用3个160,可采用整体复位法或整体置数法,前两片同时为9时第三片工作。
数字电子技术基础第5章课后习题答案
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第5章 习题解答5-1 由与非门组成的大体RS 触发器的d d S ,R 之间什么缘故要有约束?当违背约束条件时,输出端Q 、Q 会显现什么情形?试举例说明。
解:由与非门组成的大体RS 触发器的d R 和d S 之间的约束条件是:不许诺d R 和d S 同时为0。
当违背约束条件即当d R =d S =0时,Q 、Q 端将同时为1,作为大体存储单元来讲,这既不是0状态,又不是1状态,没成心义。
5-2 试列出或非门组成的大体RS 触发器的真值表,它的输入端R d 和S d 之间是不是也要有约束?什么缘故?解:真值表如右表所示、Rd 、Sd 之同也要有约束条件,即不许诺Rd=Sd=1, 不然Q 、Q 端会同时显现低电平。
5-3 画出图5-33由与非门组成的大体RS 触发器输出端Q 、Q 的电压波形,输入端D D S R 、的电压波形如图中所示。
图5-33解:见以下图:5-4 画出图5-34由或非门组成的大体RS触发器输出端Q、Q的电压波形,输入端S D、R D的电压波形如图中所示。
图5-34解:见以下图:5-5 图5-35所示为一个防抖动输出的开关电路。
当拨动开关S时,由于开关触点接通R S、的电压波形如图中所示。
试画出Q、Q端对应的电压波形。
刹时发生振颤,D D图5-35解:见以下图:5-6 在图5-36电路中、假设CP、S、R的电压波形如图中所示,试画出Q、Q端与之对应的电压波形。
假定触发器的初始状态为Q=0。
图5-36解:见以下图:5-7 在图5-37(a)所示的主从RS触发器中,CP、R、S的波形如图5-37(b)所示,试画Q、Q和Q的波形图。
出相应的Q m、m图5-37解:主从RS触发器的工作进程是:在CP=l期间主触发器接收输入信号,但输出端并非改变状态,只有当CP下降沿到来时从触发器甚才翻转,称为下降沿触发。
依照主从RS 触发器状态转换图可画出波形图如下图所示。
5-8 在图5-38(a)所示的主从JK触发器中,CP、J、K的波形如图5-38(b)所示,试画Q、Q和Q的波形图。
数字电路第五章习题答案
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第五章答案5.5ZQ Q XQ Q X Q Q X Q Q X QQ X K Q X J Q Q Q X Q X Q XQ Q Q X Q XQ K Q X J n n =∙++∙=∙+∙=∴∙==∙++∙=+∙∙=∴==++2121212112121221121221112121,,下降沿触发CP X Q1Q25.632113321321121223111131,1,,,1,Q Q Q Q K Q Q J Q Q Q Q K J Q Q Q K Q J n n n ∙=∴==⊕=∴==∙=∴==+++000,100,010,011,111,000 5进制计数器 5.83321132212113111231CP Q Q Q Q CP Q Q CP Q Q Q Q CP CP CP n n n ∙=∙=∙∙===+++000,100,010,011,111,000 5进制 5.92212111100211012100211CP Q Q CP Q Q CP Q Q Q Q Q CP Q Q Q Q CP n n n n ∙=∙=∙==→+=++++能自启动的7进制计数器5.101221120Q CP Q A D Q D AQ D =+===A=0时Q2翻转,Q0不变,Q1不变 A=1时Q2=Q0=1,Q1不变 A 发生变化才会引起变化 5.1174163是同步清零同步置数的思维二进制计数器 只有S0时Z 为0,所以012Q Q Q Z ++=11210121010012X Q Q X Q Q Q X Q Q X Q Q Q LD +++= 0112122X Q X Q Q Q D ++= 11010121X Q X Q Q Q Q D ++= 00100120X Q X Q Q Q Q D ++= 03=D按照表达式就可以画出电路图(略) 5.12两个74161都连成0000,0001,0010,0011,0100,1000,1001,1010,1011,1100循环的10进制计数器,右边只有在左边为1100时才计一个数 100进制计数器 5.137490是异步清0,先连成10进制,当输出为0111清0。
数字电路试题及答案
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数字电路试题及答案一、单项选择题(每题2分,共10分)1. 在数字电路中,最基本的逻辑门是:A. 与门B. 或门C. 非门D. 异或门答案:C2. 以下哪个不是数字电路的特点?A. 离散性B. 线性C. 确定性D. 可预测性答案:B3. 一个D触发器的输入端是:A. SB. RC. DD. Q答案:C4. 在TTL逻辑门中,高电平的最小值是:A. 0.8VB. 2.0VC. 3.5VD. 5.0V答案:A5. 以下哪个是组合逻辑电路?A. 计数器B. 寄存器C. 译码器D. 触发器答案:C二、填空题(每题2分,共10分)1. 一个标准的二进制数由______和______组成。
答案:0,12. 一个完整的触发器可以存储______位二进制信息。
答案:13. 一个4位二进制计数器可以计数到______。
答案:154. 一个8x3的译码器可以产生______个输出。
答案:85. 在数字电路中,______是最小的可识别信号单位。
答案:位三、简答题(每题5分,共20分)1. 简述数字电路与模拟电路的主要区别。
答案:数字电路处理的是离散信号,具有确定性,而模拟电路处理的是连续信号,具有不确定性。
2. 解释什么是上升沿触发。
答案:上升沿触发是指在时钟信号的上升沿(从低电平变为高电平)时,触发器会根据输入信号更新其状态。
3. 什么是同步电路和异步电路?答案:同步电路是指电路中的各个部分都由同一个时钟信号控制,而异步电路则没有统一的时钟信号,各个部分可以独立工作。
4. 描述一个典型的数字电路设计流程。
答案:数字电路设计流程通常包括需求分析、逻辑设计、电路设计、仿真测试、PCB布局布线、调试和验证。
四、计算题(每题10分,共20分)1. 给定一个逻辑表达式:Y = AB + A'C,请计算当A=0, B=1, C=0时,Y的值。
答案:Y = 0*1 + 0'*0 = 0 + 1 = 12. 一个4位二进制计数器,初始状态为0000,每次计数加1,求经过5次计数后的状态。
数电课后习题第五章答案
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本章习题5.1分析图题4.1a 电路的逻辑功能,列出逻辑功能表,画出R、S 输入图b 信号时的输出波形。
题5.1 逻辑功能表解: 见题5.1 逻辑功能表和波形图。
5.2画出图题5.2各触发器在时钟脉冲作用下的输出波形。
(初态为“0”) 解:波形见题5.2图。
5.3 画出图题4.3中各不同触发方式的D 触发器在输入信号作用下的输出波形 (初态为0)。
Q n S R Q n+1 Q —n+1 功能0 1 0 1 0 置位1 1 0 1 0 置位00 1 0 1 复位10 1 0 1 复位00 0 0 1 保持10 0 1 0 保持0 1 1 1 1 非法11111非法解:波形见题5.3图。
5.4 图题5.4a由CMOS或非门和传输门组成的触发器,分析电路工作原理,说明触发器类型。
如果用两个图a的电路构成图b电路,说明图b电路是什么性质的触发器。
解:图a为同步D触发器,CP为使能控制,低电平有效。
当CP=“0”时,TG1通、TG2断,触发器根据D信号改变状态;当CP=“1”时,TG1断、TG2通,触发器状态保持。
逻辑符号如图5.2a。
图b为主从D触发器,时钟CP的上升沿有效,逻辑符号如图5.2b。
5.5 画出图题5.5(a)所示电路在输入图(b)信号时的输出波形。
解:当A=“1”时,CP的下降沿使Q=“1”。
当Q=“1”且 CP =“1”时,Q复位。
波形见题5.5图。
5.6画出图题5.6(a)电路的三个输出Q2、Q1、Q0在图(b)信号输入时的波形变化图(初始状态均为“0”)。
分析三个输出信号和输入信号的关系有何特点。
解:波形见题5.6图。
输出信号按位序递增顺序比输入滞后一个CP周期。
5.7 画出图题5.7所示电路的三个输出Q2、Q1、Q0在时钟脉冲作用下波形变化图(初始状态均为“0”)。
若三个输出组成三位二进制码,Q2为最高位,分析输出码和时钟脉冲输入个数之间的关系。
解:波形见题5.7图,输出码随时钟输入递减:“000”→“111”→“110” →“101” →“100” →“011” →“010” →“011” →“001” →“000”,每8个时钟周期循环一次。
习题答案(数电)
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总结:本题考察 了触发器的功能 和应用需要根据 题目要求选择合 适的触发器并理 解其工作原理。
第4题答案解析
答案:
解析:根据题目要求我们需要找到一个函数该函数在输入为0时输出为1在输入为1时 输出也为1。选项的函数f(x)=x恰好满足这一条件。
题目1内容
题目1:简述 二进制数的特
点
题目2:二进 制数的运算规
汇报人:
添加标题
答案:Y = 'BC + B'C + BC' + BC
添加标题
添加标题
注意事项:在化简过程中需要注意 避免出现多余的项和不必要的计算。
第3题答案
答案:
解析:根据题目要求需要选择一个能够实现异或逻辑功能的电路。选项中只有选项符合异或逻辑功能因此正确答 案为。
解题思路:首先分析题目要求然后根据逻辑功能选择合适的电路。在本题中需要选择一个能够实现异或逻辑功能 的电路因此应选择选项。
,
汇报人:
目录
第1题答案
题目:化简逻辑表 达式F=(+B)(C+D)
答案: F=C+D+BC+BD
解析:根据逻辑运 算的基本规则将表 达式展开即可得到 答案。
备注:注意区分逻 辑加和逻辑乘的优 先级。
题目:化简逻辑表达式
第2题答案
解析:利用逻辑代数的基本定律将 表达式化简为最简形式。
添加标题
总结:本题考查了异或逻辑功能和电路的选择要求考生掌握相关知识能够根据题目要求选择合适的电路。
题目:化简逻辑表达式 F='BC+B'C'+BC
第4题答案
答案: F=('+(B+C))(+(B'+C'))(+B
数字电路习题参考答案详解
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第27页,共29页。
4.24 判断用下列函数构成的电路是否存在冒险?冒险的类型?
(1)F=AB+ABC
AC
F
00
0
01
0
10
B
1 1 B+B
0型冒险
(4)F=AB+AB
11 0 0 1 1
10 1 0 0 1
D1 D3 D7 D5
10
D
第25页,共29页。
(3)三变量多数表决电路。
AB
D0 D2 D6 D4
C 00 01 11
0 100 0 1 0
1 0 1 01 1
D1 D3 D7 D5
10
第26页,共29页。
4.23 用数据选择器组成的电路如图所示,求输出Y 的表达式。
又Si m1 m2 m4 m7 Ai BiCi1 Ai BiCi1 Ai BiCi1 Ai BiCi1
比较得: D0=D3= Ci-1 D1=D2= Ci-1
且 Ci m3 m5 Ai Bi Ai BiCi1 Ai BiCi1 Ai Bi
Y m0 D0 m1D1 m2 D2 m3D3
D0 B 0 0 1 1 0 1 1111
D1 1
D2 B D3 1
A C
B1
第22页,共29页。
(4)二变量异或表达式。
A
B
0
00
1 AB
1
11 0
D0=0
AB
D3=0