第五章-微处理器外部结构和总线操作时序
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微机原理第五章 处理器总线时序
(3) 电气特性： 电气特性定义每一根线上信号的 传送方向、有效电平范围。一般规定送入CPU的 信号称作输入信号(IN)，从CPU送出的信号称作 输出信号(OUT)。 (4) 时间特性： 时间特性定义了每根线在什么时 间有效，也就是每根线的时序。
从功能上分，总线又可分三组（即三总
线）：数据总线、地址总线和控制总线。 地址总线：传送地址的信号线，其数目决 定直接寻址的范围。特点是单向、三态。 数据总线：传送数据和代码，为双向信号 线。 控制总线：传送系统的命令和状态信号， 也包括时钟和复位信号等。有单向有双向。
5.3.3 ISA总线
ISA(Industy Standard Architecture)即工业标 准体系结构总线，又称AT总线。是IBM AT机推 出时使用的总线，逐步演变为一个事实上的工业 标准，得到广泛的使用。 AT机是以80286为CPU，它具有16位数据宽 度，24条地址线，可寻址16MB地址单元，它是 在PC总线的基础上扩展一个36条引线插槽形成的。 同一槽线的插槽分成62线和36线两段，共计98条 引线。PC总线和ISA总线是兼容的，扩展的部分 在于36线插槽，其引脚如图所示。
3. 半同步式传输：前两种方式的折中。整体上 是同步系统，但对慢速的从模块可通过插入 等待周期来适应。 例如：前面带有等待周期的存储器或I/O 读/写周期。 特点：对快速的从模块能按同步方式工作， 而对慢速从模块则通过“READY”信号强制 主模块延迟等待若干时钟周期。——这也是 微型计算机系统中CPU与内存储器以及外设 接口芯片之间常用的传输方法。
（5）系统复位时序
寄存器复位状态： 当8086在RESET引线上检测到一个脉冲 的正沿，便终结所有的操作，直至RESET信号 变低。这时，寄存器被初始化到复位状态。
第 5 章 处理器总线时序和系统总线——微机原理课件PPT
2) RQ/GT0，RQ/GT1：请求/允许总线访问信号,双向
在最小工作方式时RQ/GT0，RQ/GT1分别是HOLD和HLDA信号 HOLD：保持请求信号（输入）当外部逻辑把HOLD信号置高时，
CPU完成当前总线周期后进入保持状态，让出总线控制权。 HLDA：保持响应信号（输出）是CPU对HOLD信号的响应信号，
发生器
MRDC MWTC AMWC IORC IOWC AIOWC INTA
DT/R DEN MCE / PDEN ALE
S0 S1 S2
输 CLK
入 信
AEN
号 CEN
IOB
8088的状态信号 时钟信号 地址输入允许信号 命令允许输出信号 I/O总线方式控制信号
S0 S1 S2 8088 的总线周期 8288 的命令输出
地址总线A19～ A0 数据总线D15～D0
系统总线
8284A
CLK RQ/GT0 READY RQ/GT1 RESET TEST MN / MX NMI
INTA
S0 S0 S0 8086 CPU
BHE A19～A16 AD15 ～AD 0
DT / R DEN
READY
控制总线
S0 CLK
S1 8288MROC
L LL L LH L HL L HH H LL H LH H HL H HH
操作类型（CPU周期）
中断响应 读I/O端口 写I/O端口
暂停 取指令 读存储器 写存储器 无效（无总线周期）
总线控制器 8288
S0
状状态态
命令
S1 S2
译码器器
信号
发生器
CLK AEN CEN IOB
控制 逻辑
第 5 章 处理器总线时序和系统总线
5.1.2 8086的引线 的引线
引脚24～ ：（括号内为最小组态） ：（括号内为最小组态 引脚 ～31：（括号内为最小组态） 处在最大状态时的脚24～ 当8086处在最大状态时的脚 ～脚31的含 处在最大状态时的脚 的含 义为： 义为： 引脚26～ ： 引脚 ～28：S2#、S1#、S0#（输出， 、 、 （输出， 三态） 三态） 这些状态线的功能如表5-1所示。 所示。 这些状态线的功能如表 所示 这些信号由8288总线控制器用以产生有 这些信号由 总线控制器用以产生有 关存储器访问， ／ 访问的总线周期 关存储器访问，或I／O访问的总线周期 和所需要的控制信号。 和所需要的控制信号。 在时钟周期T4状态期间 状态期间， 在时钟周期 状态期间， S2#、Sl#、 、 、 S0#的任何变化，指示一个总线周期的 的任何变化， 的任何变化 开始；而它们在T3或Tw期间返回到无源 开始；而它们在 或 期间返回到无源 状态（ ），则表示一个总线周期的结 状态（111），则表示一个总线周期的结 ）， 处在DMA响应状态时，这些 响应状态时， 束。当CPU处在 处在 响应状态时 线浮空。 线浮空。
5.1.2 8086的引线 的引线
引脚29： 引脚 ：LOCK#（输出，三态） （输出，三态） 低电平有效，当其有效时，别的总 低电平有效，当其有效时， 线主设备不能获得对系统总线的控 制。 LOCK#信号由前缀指令“LOCK” 信号由前缀指令“ 信号由前缀指令 使其有效， 使其有效，且在下一个指令完成以 前保持有效。 处在DMA响 前保持有效。当CPU处在 处在 响 应状态时，此线浮空。 应状态时，此线浮空。
5.1.2 8086的引线 的引线
引脚22： 输入) 引脚 ： READY(输入 输入 准备就绪信号，这是从所寻址的 准备就绪信号， 存储器或I／ 设备来的响应信号 设备来的响应信号， 存储器或 ／O设备来的响应信号， 高电平有效。 高电平有效。 当其有效时，将完成数据传送。 当其有效时，将完成数据传送。 CPU在T3周期的开始采样 周期的开始采样READY 在 周期的开始采样 若其为低，则在T3周期结束 线，若其为低，则在 周期结束 以后，插入T 周期，直至READY 以后，插入 W周期，直至 变为有效，则在此T 变为有效，则在此 W周期结束以 进入T4周期 完成数据传送。 周期， 后，进入 周期，完成数据传送。
第五章 微处理器总线时序和系统总线
二、8086的基本操作时序（最大组态） 4、中断响应时序
CPU在最后一个T状态对INTR和NMI采样，如果发现中断 请求，并IF有效，则终止取指令，进入中断响应； 8086对中断的响应过程包含两个机器周期： 机器周期1：AD15-AD0高阻，并发出INTA应答信号； 机器周期2：再次发出INTA信号，并通过DB读入中断向 量类型；
第一节 基本概念
一、主频、外频和倍频系数 1、时钟 (1)时钟信号是按一定的电压幅度，按一定的时间间隔 发出的脉冲信号； (2) 时钟信号是CPU的所有操作的基准。即CPU的所有操 作均具有严格的定时和先后关系； 2、CPU的主频：CPU内部的工作频率； 3、外频/系统频率：CPU的外部总线的工作频率； 4、倍频系数：CPU主频与外频的比例系数；
第一节 基本概念
三、总线周期 3、基本总线周期 8086的一个基本总线周期包含4个T周期（状态），在 每个T周期内，CPU会做不同的操作；
T1 CLK 总线周期 T2 T3 T4
第一节 基本概念
四、指令周期 1、执行一条指令所需要的时间称为指令周期； 2、执行指令所需要的时间由以下部分组成： 取指令、执行指令、取操作数、存操作数； 3、指令周期可以由执行指令所需要的T周期来表示； 4、由于指令类型或操作数不同，指令周期也不同 例： MOV BX，AX 7个T周期 MUL BL 70-77个T周期 MOV [BX]，AX 14个T周期
8282
（8下降沿锁存/三态器 ）
•引脚图
1 2 3 4 5 6 7 8 9 10
DI0 DI1 DI2 DI3 DI4 DI5 DI6 DI7 OE GND
VCC DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 STB
CPU在最后一个T状态对INTR和NMI采样，如果发现中断 请求，并IF有效，则终止取指令，进入中断响应； 8086对中断的响应过程包含两个机器周期： 机器周期1：AD15-AD0高阻，并发出INTA应答信号； 机器周期2：再次发出INTA信号，并通过DB读入中断向 量类型；
第一节 基本概念
一、主频、外频和倍频系数 1、时钟 (1)时钟信号是按一定的电压幅度，按一定的时间间隔 发出的脉冲信号； (2) 时钟信号是CPU的所有操作的基准。即CPU的所有操 作均具有严格的定时和先后关系； 2、CPU的主频：CPU内部的工作频率； 3、外频/系统频率：CPU的外部总线的工作频率； 4、倍频系数：CPU主频与外频的比例系数；
第一节 基本概念
三、总线周期 3、基本总线周期 8086的一个基本总线周期包含4个T周期（状态），在 每个T周期内，CPU会做不同的操作；
T1 CLK 总线周期 T2 T3 T4
第一节 基本概念
四、指令周期 1、执行一条指令所需要的时间称为指令周期； 2、执行指令所需要的时间由以下部分组成： 取指令、执行指令、取操作数、存操作数； 3、指令周期可以由执行指令所需要的T周期来表示； 4、由于指令类型或操作数不同，指令周期也不同 例： MOV BX，AX 7个T周期 MUL BL 70-77个T周期 MOV [BX]，AX 14个T周期
8282
（8下降沿锁存/三态器 ）
•引脚图
1 2 3 4 5 6 7 8 9 10
DI0 DI1 DI2 DI3 DI4 DI5 DI6 DI7 OE GND
VCC DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 STB
微处理器CPUCPU的内部和外部结构微处理器级总线
Base Register 计数器Count Register
数据寄存器Data Register
存放数据
2.4 微处理器的寄存器组织
2.地址指针和变址寄存器（４个）
均
为
SP
地 址
BP
寄
SI
存 器
DI
堆栈指针寄存器Stack Pointer 基址指针寄存器Base Pointer 源变址寄存器Source Index 目的变址寄存器Destination Index
均为16位，也能存放数据
2.4 微处理器的寄存器组织
二.段寄存器
在微机系统的内存中通常存放着三类信息： 代码（指令码） 指示CPU执行何种操作。 数据（数值、字符等） 程序处理的对象或结果。 堆栈信息 被保存的返回地址和中间结果等。
代码段 数据段 堆栈段
2.4 微处理器的寄存器组织
８０８６／８０８８ＣＰＵ有４个段寄存器。
四.控制寄存器（2个）
1.指令指针寄存器(IP:Instruction Pointer )(16位)
指令指针寄存器相当于一般微处理器中的程
序计数器(PC:Program Counter )。
它始终指向CPU下一条要取指令所在存贮器单 元的偏移地址(段地址由CS提供)。
用户不能更改IP的值,只有CPU执行转移指令, 子程序调用指令和子程序返回指令以及中断处理 时,IP才作相应的改变。
2.2 微处理器的内部结构
指令寄存器（IR）
保存从存储器中读入的当前要执行的指令。
指令译码器（ID）
对指令寄存器中保存的指令进行译码分析。
控制逻辑部件
根据ID对指令的译码分析，发出相应的一系 列的节拍脉冲和电位（控制信号），去完成指令 的所有操作。
数据寄存器Data Register
存放数据
2.4 微处理器的寄存器组织
2.地址指针和变址寄存器（４个）
均
为
SP
地 址
BP
寄
SI
存 器
DI
堆栈指针寄存器Stack Pointer 基址指针寄存器Base Pointer 源变址寄存器Source Index 目的变址寄存器Destination Index
均为16位，也能存放数据
2.4 微处理器的寄存器组织
二.段寄存器
在微机系统的内存中通常存放着三类信息： 代码（指令码） 指示CPU执行何种操作。 数据（数值、字符等） 程序处理的对象或结果。 堆栈信息 被保存的返回地址和中间结果等。
代码段 数据段 堆栈段
2.4 微处理器的寄存器组织
８０８６／８０８８ＣＰＵ有４个段寄存器。
四.控制寄存器（2个）
1.指令指针寄存器(IP:Instruction Pointer )(16位)
指令指针寄存器相当于一般微处理器中的程
序计数器(PC:Program Counter )。
它始终指向CPU下一条要取指令所在存贮器单 元的偏移地址(段地址由CS提供)。
用户不能更改IP的值,只有CPU执行转移指令, 子程序调用指令和子程序返回指令以及中断处理 时,IP才作相应的改变。
2.2 微处理器的内部结构
指令寄存器（IR）
保存从存储器中读入的当前要执行的指令。
指令译码器（ID）
对指令寄存器中保存的指令进行译码分析。
控制逻辑部件
根据ID对指令的译码分析，发出相应的一系 列的节拍脉冲和电位（控制信号），去完成指令 的所有操作。
[计算机硬件及网络]《微型计算机原理及应用》第五章-处理器总线时序和系统总线教学教材
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19
5.1 8086的引脚功能
(13) RESET系统复位信号
输入，高电平有效，必须保持至少４个时钟周期
CPU中的部分
内容
标志位
清除
指令指针(IP)
0000H
4T
CS寄存器
FFFFH
DS寄存器
0000H
SS寄存器
0000H
ES寄存器
0000H
指令队列
空
复位重新启动后，第一条指令地址FFFF0H。
20
个或多个微处理器，其中一个主处理器就是8086或8088， 其它的处理器称协处理器，协助主处理器工作。 需要总线控制器来变换和组合控制信号。
5
5.1 8086的引脚功能
1. 最小模式
系统中只有8086一个微处理器，所 有的总线控制信号均由8086产生，系统 的总线控制信号被减至最少。
6
5.1 8086的引脚功能
23
5.1 8086的引脚功能
(18) TEST测试信号
输入，低电平有效，与WAIT指令配合使用。
WAIT指令
No TEST有效？ Yes
执行后续指令
24
5.1 8086的引脚功能
(19) CLK系统时钟输入信号
最大时钟频率为5MHZ，占空比1/3。
(20) GND地和VCC电源引脚
地址/数据线
非屏蔽中断 可屏蔽中断请求
最小最大模式控制 MN地/M址X/状=1态,最线小模式 读信M号N/MX=0,最大模式
总线保持请求信号 存储总器线/I保O控持制相信应号信号 M写/信IO号=1,选中存储器 M数/I据O=发0,送选/中接I收O接信口号 数据D允T/许R=信1号,发送
D地T址/R允=0许,接信收号 测试准或信备I/O号好中设:信执断备号行响准:W应表备A信示好IT号内，指存令， CP可U处以于进空行转数等据待传;输。
5.1 8086的引脚功能
(13) RESET系统复位信号
输入，高电平有效，必须保持至少４个时钟周期
CPU中的部分
内容
标志位
清除
指令指针(IP)
0000H
4T
CS寄存器
FFFFH
DS寄存器
0000H
SS寄存器
0000H
ES寄存器
0000H
指令队列
空
复位重新启动后，第一条指令地址FFFF0H。
20
个或多个微处理器，其中一个主处理器就是8086或8088， 其它的处理器称协处理器，协助主处理器工作。 需要总线控制器来变换和组合控制信号。
5
5.1 8086的引脚功能
1. 最小模式
系统中只有8086一个微处理器，所 有的总线控制信号均由8086产生，系统 的总线控制信号被减至最少。
6
5.1 8086的引脚功能
23
5.1 8086的引脚功能
(18) TEST测试信号
输入，低电平有效，与WAIT指令配合使用。
WAIT指令
No TEST有效？ Yes
执行后续指令
24
5.1 8086的引脚功能
(19) CLK系统时钟输入信号
最大时钟频率为5MHZ，占空比1/3。
(20) GND地和VCC电源引脚
地址/数据线
非屏蔽中断 可屏蔽中断请求
最小最大模式控制 MN地/M址X/状=1态,最线小模式 读信M号N/MX=0,最大模式
总线保持请求信号 存储总器线/I保O控持制相信应号信号 M写/信IO号=1,选中存储器 M数/I据O=发0,送选/中接I收O接信口号 数据D允T/许R=信1号,发送
D地T址/R允=0许,接信收号 测试准或信备I/O号好中设:信执断备号行响准:W应表备A信示好IT号内，指存令， CP可U处以于进空行转数等据待传;输。
第五章微处理器总线时序和系统总线
一个指令周期可能包括若干个总线周期。
不同的指令其指令周期可能不同。
指令周期有一些基本的总线周期组成： 存储器读/写 I/O端口读/写
终端相应
计算机工作过程：
7 2
总线周期：
总线周期：
5.2 微处理器引脚信号及其工作模式
最大模式和最小模式
8086引脚信号及其功能 最小模式 最大模式 存储器管理
1.最大模式和最小模式
8086可以在两种模式下工作：最大模式和最小模式， 取决于硬件。 1.最小模式：整个微型计算机系统只有一个CPU，所有 的总线控制信号都直接由这个CPU产生，因此，系统 的总线控制电路被减少到最小
2.最大模式：包括两个以上的CPU，其中一个为主处理器，
Байду номын сангаас
8086，其他的称为协处理器，协助主处理器进行工作。
屏蔽中断请求；
S3S4：合起来表示当前正在使用哪个段寄存器。
152页表5-3
BHE/S7引脚（引脚34 Bus High Enable/Status）： 高8位数据线允许/状态复用，输出。 在总线周期的T1状态输出BHE表示高8位数据有效， T2~T4状态，输出状态信号S7，但没有赋予任何意义。 BHE和A0联合起来，表示数据总线上的数据出现的
收到INTR信号，则在结束当前指令后，响应中断请求， 执行请求的中断处理子程序
RD引脚（引脚32）：读控制信号
低电平有效，表示8086CPU执行读操作，在总线周期
的T2-T4状态保持低电平。具体从内存读还是I/O端口
读，决定于M/IO
CLK引脚（引脚19）：时钟，输入
地址/数据总线浮置成高阻状态，为传输数据做准备，
4位的地址/状态总线输出本总线周期的状态信息
不同的指令其指令周期可能不同。
指令周期有一些基本的总线周期组成： 存储器读/写 I/O端口读/写
终端相应
计算机工作过程：
7 2
总线周期：
总线周期：
5.2 微处理器引脚信号及其工作模式
最大模式和最小模式
8086引脚信号及其功能 最小模式 最大模式 存储器管理
1.最大模式和最小模式
8086可以在两种模式下工作：最大模式和最小模式， 取决于硬件。 1.最小模式：整个微型计算机系统只有一个CPU，所有 的总线控制信号都直接由这个CPU产生，因此，系统 的总线控制电路被减少到最小
2.最大模式：包括两个以上的CPU，其中一个为主处理器，
Байду номын сангаас
8086，其他的称为协处理器，协助主处理器进行工作。
屏蔽中断请求；
S3S4：合起来表示当前正在使用哪个段寄存器。
152页表5-3
BHE/S7引脚（引脚34 Bus High Enable/Status）： 高8位数据线允许/状态复用，输出。 在总线周期的T1状态输出BHE表示高8位数据有效， T2~T4状态，输出状态信号S7，但没有赋予任何意义。 BHE和A0联合起来，表示数据总线上的数据出现的
收到INTR信号，则在结束当前指令后，响应中断请求， 执行请求的中断处理子程序
RD引脚（引脚32）：读控制信号
低电平有效，表示8086CPU执行读操作，在总线周期
的T2-T4状态保持低电平。具体从内存读还是I/O端口
读，决定于M/IO
CLK引脚（引脚19）：时钟，输入
地址/数据总线浮置成高阻状态，为传输数据做准备，
4位的地址/状态总线输出本总线周期的状态信息
微机原理与接口技术5微处理器总线时序和系统总线
①微处理器性能指标1）字长：处理器一次性加工运算二进制数的最大位数。
2）主频：CPU 的时钟频率，CPU 运算时的工作频率。
3）内存总线速度和扩展总线：前者一般等同于CPU 的外频；后者安装在微机系统上的局部总线。
4）地址总线宽度：决定了CPU 可以访问存储器的物理地址空间5）数据总线宽度：决定了CPU 与二级高速缓存、内存以及输入/输出设备之间一次数据传输的信息量。
6）协处理器：负责浮点运算。
②总线周期的概念1）时钟周期(S 主频1）：计算机最基本的时间单元。
一个低电平一个高电平的组合 2）总线周期：CPU 对存储器/外设读写一次所需时间，最基本的总线周期包括4个时钟周期（T1，T2，T3，T4)T1：发地址信号。
T2：准备传送数据。
T3：开始读写数据。
Tw ：等待周期。
等待比较慢的设备。
T4：完成数据读写操作，结束周期。
Ti ：总线周期的空闲状态。
3）指令周期：执行一条指令所需的全部时间。
③CPU 的工作模式1：最:小模式：总线控制信号都是直接由一个CPU 产生。
2：最大模式：包括2个以上CPU ，其中一个为主处理器，其他的为协处理器。
3：实现：8086第33引脚（MN/MX )接地为最大模式，接+5V 为最小模式。
④CPU 的引脚信号1：总线复用技术：分时复用：不同时间周期同时可以使用的引脚。
带有斜杠 / 的。
模式复用：不同工作模式下引脚信号的复用。
带有括号（ ） 的。
2：8086引脚信号：最大模式与最小模式共用的引脚1：GND 、V CC （引脚1、20、40）电源、地引脚2：AD 0~AD 15（2-16、39）地址/数据复用引脚，双向工作。
3：A 16/S 3~A 19/S 6(35~38)地址/状态复用引脚，输出S 6:恒为0，表示8086与总线相连。
S 5：中断允许标志的当前设置（IF ），IF=1表示允许可屏蔽中断请求。
S4S3:表示当前使用哪个寄存器。
4：BHE/S7(bus high enable 34）：总线高允许/状态S7信号，输出T1时，输出BHE表示高8位数据线有效。
05第五章处理器总线时序和系统总线
3、总线分类 、 1）按信号性质： ）按信号性质： 数据总线、地址总线、控制总线 数据总线、地址总线、 2）按层次： ）按层次：
• 片内总线：又称元件级总线，把芯片内各种不 片内总线：又称元件级总线， 同部件连接在一起的信号线。 同部件连接在一起的信号线。 • 系统总线：用于微机各插件板之间的信息传输。 系统总线：用于微机各插件板之间的信息传输。 • 外部总线：又称通信总线，用于微机之间或微 外部总线：又称通信总线， 机与设备之间的通信。例如：RS232C, USB。 机与设备之间的通信。例如： 。
Tw状态：在存储器和外设速度较慢时， Tw状态：在存储器和外设速度较慢时，还要在 状态 周期之后插入一个或几个Tw，查询Ready 之后插入一个或几个Tw Ready状 T3 周期之后插入一个或几个Tw，查询Ready状 以等待存储器或外设将数据准备好。 态，以等待存储器或外设将数据准备好。 T4状态：当检测到Ready有效后，CPU读取数据 T4状态：当检测到Ready有效后，CPU读取数据 状态 Ready有效后 总线，获得数据。 总线，获得数据。 2）‘写’周期的时序 同‘读’周期基本相同（略） 周期基本相同（
• 最大模式 此模式是相对最小模式而言的； 此模式是相对最小模式而言的；此时系统中 有两个或多个微处理器， 有两个或多个微处理器，其中一个是主处理器 8086，其它的处理器称为协处理器， 8086，其它的处理器称为协处理器，它们协助 主处理器工作。 主处理器工作。 8086的引脚功能 2、8086的引脚功能 8086CPU采用双列直插式的封装形式，具有40 8086CPU采用双列直插式的封装形式，具有40 采用双列直插式的封装形式 条引脚。8086地址线20位 数据线16 地址线20 16位 条引脚。8086地址线20位，数据线16位，采用 分时复用的地址/数据总线， 分时复用的地址/数据总线，有一部分引脚具有 双重功能。 双重功能。
第5讲、8086_8088微处理器引脚功能、总线结构和时序
第五讲8086/8088微处理器引脚功能、总线结构和时序第一节、8086/8088引脚信号和功能第二节、8086/8088最小模式和最大模式第三节、8086/8088主要操作第四节、8086存储器的分体结构第一节8086/8088引脚信号和功能一、8086/8088的两种工作模式二、8086/8088引脚信号和功能一、8086/8088的两种工作模式8086/8088CPU有两种模式：最小模式和最大模式。
y最小模式系统中只有8086/8088一个微处理器(单处理器模式)。
所有的总线控制信号都直接由8086/8088产生。
总线控制逻辑电路被减少到最小。
适合于较小规模的系统。
y最大模式包含两个（以上）微处理器，其中一个主处理器是8086/8088，其他的处理器称为协处理器，协助主处理器工作。
适合于中等规模或大型的8086/8088系统中。
系统的控制总线由总线控制器8288来提供：¾8288增强了8088CPU总线的驱动能力；¾将8086的状态信号(S2~S0)进行译码，提供8086对存储器、I/O接口进行控制所需的信号。
最小模式与最大模式的主要区别8086/8088外部引脚图（括号内为最大模式时引脚名）8088地A14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMI INTR CLK 地Vcc(5V)A15A16/S3A17/S4A18/S5A19/S6SS0(HIGH)MN/MX RDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK M/IO DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TEST READY RESETVcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MX RDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TEST READY RESET8086Vcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MX RDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TEST READY RESET8086（1）地址/数据复用引脚(AD15~AD0 )是分时复用①在总线周期来输出要访问的存储器地址或口地址A15~A②在总线周期的其他时间内，作为双向数据总线：对8086就是（对8088地AD14AD13Vcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TESTREADYRESET8861.两种模式下公共引脚(2) 地址/状态复用引脚A19/S6~ A16/S3分时复用引脚，输出，三态。
第 5 章 处理器总线时序和系统总线PPT课件
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INTR(输入) 可屏蔽中断请求信号，这是一个电平触 发输入信号，高电平有效。CPU在每一个指 令周期的最后一个T状态采样这条线，以决定 是否进入中断响应周期。这条线上的请求信 号，可以用软件复位内部的中断允许位来加 以屏蔽。
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TEST#(输入) 这个检测输入信号是由“Wait”指令来 检查的。若此输入脚有效(低电平有效)，则 执行继续，否则处理器就等待进入空转状 态。这个信号在每一个时钟周期的上升沿 由内部同步。
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READY(输入) 准备就绪信号，这是从所寻址的存储 器或I／O设备来的响应信号，高电平有效。 当其有效时，将完成数据传送。CPU在T3 周期的开始采样READY线，若其为低，则 在T3周期结束以后，插入TW周期，直至 READY变为有效，则在此TW周期结束以 后，进入T4周期，完成数据传送。
在存储器和I／O操作时，这些线又可 以用来作为状态信息(在T2、T3、TW状态 时)。但S6始终为低；S5是标志寄存器中中 断允许标志的状态位，它在每一个时钟周 期开始时被修改；S4和S3用以指示是哪一 个段寄存器正在被使用。
在DMA方式时，这些线浮空。
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RD#(输出，三态) 读选通信号，低电平有效。当其有效时， 表示正在进行存储器读或I／O读。在DMA方 式时，此线浮空。
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2．8086的引线
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A19／S6、A18／S5、A17／S4、A16／ S3(输出，三态)
这些引线也是多路开关的输出，在存储 器操作的总线周期的T1状态时，这些线上是 最高四位地址(也需要外部锁存)。在I／O操 作时，这些地址不用，故在T1状态时全为低 电平。
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INTR(输入) 可屏蔽中断请求信号，这是一个电平触 发输入信号，高电平有效。CPU在每一个指 令周期的最后一个T状态采样这条线，以决定 是否进入中断响应周期。这条线上的请求信 号，可以用软件复位内部的中断允许位来加 以屏蔽。
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TEST#(输入) 这个检测输入信号是由“Wait”指令来 检查的。若此输入脚有效(低电平有效)，则 执行继续，否则处理器就等待进入空转状 态。这个信号在每一个时钟周期的上升沿 由内部同步。
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READY(输入) 准备就绪信号，这是从所寻址的存储 器或I／O设备来的响应信号，高电平有效。 当其有效时，将完成数据传送。CPU在T3 周期的开始采样READY线，若其为低，则 在T3周期结束以后，插入TW周期，直至 READY变为有效，则在此TW周期结束以 后，进入T4周期，完成数据传送。
在存储器和I／O操作时，这些线又可 以用来作为状态信息(在T2、T3、TW状态 时)。但S6始终为低；S5是标志寄存器中中 断允许标志的状态位，它在每一个时钟周 期开始时被修改；S4和S3用以指示是哪一 个段寄存器正在被使用。
在DMA方式时，这些线浮空。
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RD#(输出，三态) 读选通信号，低电平有效。当其有效时， 表示正在进行存储器读或I／O读。在DMA方 式时，此线浮空。
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2．8086的引线
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A19／S6、A18／S5、A17／S4、A16／ S3(输出，三态)
这些引线也是多路开关的输出，在存储 器操作的总线周期的T1状态时，这些线上是 最高四位地址(也需要外部锁存)。在I／O操 作时，这些地址不用，故在T1状态时全为低 电平。
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微型计算机原理与应用 聂伟荣 第五章 PC机的总线结构和时序1 课件
微机的总线结构
l 总线的分类 按照总线在微机中所处位置和功能范围不同，可把总线 分为以下4类： 1．片内总线：连接芯片内各功能部件，在芯片内部，如 CPU内部总线 2．片级总线：在一块印制电路上连接各芯片，如主机板上 CPU与外围芯片的互连。 3．系统总线：系统底板上实现主机板与扩展板连接的总线， 如连接显卡、声卡的总线，是微机特有的一种总线， 也称板级总线。 4．外总线：用于微机系统和微机系统之间或微机系统与其 它电子仪器设备的连接，不是微机所特有，一般是借 用电子工业的标准，所以又称通信总线，如RS-232、 IEEE-488、 IEEE-1394等。
8088的引脚功能
最大组态下： P24P25 （QS1）（QS0）CPU指令队列状态信号，编 码见书P138表4-2。 P28P27P26S2S1S0，这三条线是最大组态时8088给 8288总线控制器发送控制代码的。8288根据这一组 码产生有关存储器或I/O访问的总线周期和所需要的 控制信号。这些状态线的编码见书P138表4-1。 P29LOCK：输出，三态。该信号由前缀指令LOCK使 其有效，且保持该条指令执行完毕。当其有效时， 别的总线设备不能取得对系统总线的控制权。
8088的引脚功能
P30P31 RQ/GT0，RQ/GT1：是最大组态下DMA请 求 /允 许 信 号 。 每一个脚都是双向的 。 RQ/GT0比 RQ/GT1有更高的优先权。请求和允许的顺序如下： 1）要占用总线的的总线主设备输送一个宽度为一个 时钟周期的脉冲给8088，表示请求使用总线； 2）CPU在当前总线周期的T4状态，输出一个宽度为 一个时钟周期的脉冲给该总线主设备，作为让出总线 的应答信号。从下一个时钟周期开始，CPU释放总线。 3）当总线主设备使用总线结束后，输出一个时钟周 期的脉冲给CPU，表示总线请求结束，CPU在下一个 时钟周期开始又控制总线。
第五章 8086的总线操作和时序
读信号， 三态输出，低电平有效，表示当前CPU正 在读存储器或I／O端口。
与工作方式无关的引脚功能
READY(Ready)准备就绪（输入）
准备就绪信号。由要访问的存储器或I／O设备向此引脚发出 的输入信号，高电平有效，表示CPU访问的存储器或I／O端口 己准备好传送数据。当READY无效时，要求CPU插入一个或多 个等待周期Tw，直到READY信号有效为止。 测试信号。由外部输入，低电平有效。当CPU执行WAIT指令 时(WAIT指令是用来使处理器与外部硬件同步)，每隔5个时钟 周期对TEST进行一次测试，若测试到该信号无效，则CPU继 续执行WAIT指令，即处于空闲等待状态；当CPU测到TEST输 入为低电平时，则转而执行WAIT的下一条指令。由此可见， TEST对WAIT指令起到了监视的作用。 TEST引脚信号用于多处理系统中，实现8086与协处理器间的 同步协调功能．
最小方式系统的基本配置
最大方式系统的基本配置
二、8086CPU引脚功能
与工作方式无关的引脚功能 最小工作方式下的引脚功能 最大工作方式下的引脚功能
与工作方式无关的引脚功能
AD15~AD0 (Address Data Bus， 双向、三态）
地址/数据复用信号，双向，三态。在T1状态（地 址周期）AD15～AD0上为地址信号的低16位A15～ A0；在T2 ～ T3状态（数据周期）AD15～AD0 上 是数据信号D15～D0。 地址/状态复用信号，输出。在总线周期的T1状态 A19/S6～A16/S3上是地址的高4位，即A19～A16， 用锁存器锁存；在T2～T4状态，A19/S6～A16/S3 上输出状态信息S6～S3 。
与工作方式无关的引脚功能
第五章 微处理器外部结构和总线操作
S4 0 S3 0 当前正在使用的段寄存器 ES
0
SS
1
0
CS或未使用任何段寄存器
1
1
DS
地址和状态信号也都是由CPU驱动， 所以T1地址周期之后，紧接着的T2～T4是状 态周期。
一、引脚信号与功能
4.控制信号 控制信号
与CPU工作模式无关的信 号有：BHE#、NMI、 INTR、RD#、CLK、 RESET、READY#、 TEST#、MN/MX#、GND
从8286的逻辑图可以看出8286数据驱动器除外控制电路数据引线aibi是对由于在收发器中数据是双向传输的因此数据线ai和bi仅仅表示了数据的流向在数据传送方向控制端t的作用下t1表示数据从a流向bt0表示数据从b流向aoe是输出允许信号或称三态控制信号低电平有效
第五章 微处理器外部结构和总 线操作时序
一、引脚信号与功能
4.控制信号 控制信号
⑻NMI(Non-Maskable Interrupt)：非屏蔽中断请求 （标号17），输入，上升沿有效。NMI不受中断允许 标志的影响。 当CPU检测到NMI有一个正沿触发的 信号以后， CPU执行完当前指令便响应中断类型号 为2的非屏蔽中断请求。为1时，(上升沿)产生不可屏 蔽中断请求。非屏蔽中断是不受中断允许标志IF的影 响的，不能用软件进行屏蔽。 ⑼INTR(Interrupt Request)： 可屏蔽中断请求 （标号18），输入，高电平有效。 如果INTR信号有 效， 当CPU的中断允许标志IF＝1时，CPU结束当前 指令后，响应INTR中断。为1时，产生可屏蔽中断请 求。 可屏蔽中断要根据中断允许标志的设置来判断 CPU是否能响应中断请求。当INTR信号有效，同时 中断允许标志IF为1的时候，CPU才会响应中断去执 行一个中断处理子程序。需要注意的是，不论是非屏 蔽中断还是可屏蔽中断， CPU都是在每条指令的最 后一拍去采样中断请求信号的。 如果有中断请求， 又符合中断响应条件，CPU将在执行完当前指令之 后进入中断响应周期。也就是说在指令执行中是不可 以中断的。 NMI和INTR是8086/8088的两条硬件中断请求输 入线。
0
SS
1
0
CS或未使用任何段寄存器
1
1
DS
地址和状态信号也都是由CPU驱动， 所以T1地址周期之后，紧接着的T2～T4是状 态周期。
一、引脚信号与功能
4.控制信号 控制信号
与CPU工作模式无关的信 号有：BHE#、NMI、 INTR、RD#、CLK、 RESET、READY#、 TEST#、MN/MX#、GND
从8286的逻辑图可以看出8286数据驱动器除外控制电路数据引线aibi是对由于在收发器中数据是双向传输的因此数据线ai和bi仅仅表示了数据的流向在数据传送方向控制端t的作用下t1表示数据从a流向bt0表示数据从b流向aoe是输出允许信号或称三态控制信号低电平有效
第五章 微处理器外部结构和总 线操作时序
一、引脚信号与功能
4.控制信号 控制信号
⑻NMI(Non-Maskable Interrupt)：非屏蔽中断请求 （标号17），输入，上升沿有效。NMI不受中断允许 标志的影响。 当CPU检测到NMI有一个正沿触发的 信号以后， CPU执行完当前指令便响应中断类型号 为2的非屏蔽中断请求。为1时，(上升沿)产生不可屏 蔽中断请求。非屏蔽中断是不受中断允许标志IF的影 响的，不能用软件进行屏蔽。 ⑼INTR(Interrupt Request)： 可屏蔽中断请求 （标号18），输入，高电平有效。 如果INTR信号有 效， 当CPU的中断允许标志IF＝1时，CPU结束当前 指令后，响应INTR中断。为1时，产生可屏蔽中断请 求。 可屏蔽中断要根据中断允许标志的设置来判断 CPU是否能响应中断请求。当INTR信号有效，同时 中断允许标志IF为1的时候，CPU才会响应中断去执 行一个中断处理子程序。需要注意的是，不论是非屏 蔽中断还是可屏蔽中断， CPU都是在每条指令的最 后一拍去采样中断请求信号的。 如果有中断请求， 又符合中断响应条件，CPU将在执行完当前指令之 后进入中断响应周期。也就是说在指令执行中是不可 以中断的。 NMI和INTR是8086/8088的两条硬件中断请求输 入线。
微机原理与接口技术-处理器总线时序和系统总线
空
第五章 处理器总 线时序和系统总线
图5-10 复位时序
第五章 处理器总 线时序和系统总线
（6）CPU进入和退出保持状态的时序
系统中的总线备请总线时CPU输请信 HOLD，HOLD信可时异步，一时 的同步HOLD信CPU同步的HOLD信， 总线周期的T4，或一总线周期的T1的输出 保持响应信HLDA，一时CPU 出总线外的DMA传结束，使HOLD信低， HOLD信CLK异步的，一时的同 步，的使HLDA信为，时序 5-11
0
1
0
1
1
1
1
性能
0
中断响应
1
读I/O端口
0
写I/O端口
1
暂停（Halt）
0
取指
1
读存储器
0
写存储器
1
无源
2．8086的引线
第五章 处理器总 线时序和系统总线
图5-2 8086的引线
第五章 处理器总 线时序和系统总线
Ø ADl5～AD0（输入/输出，三态） Ø A19/S6、A18/S5、A17/S4、A16/S3（输出，三态） Ø BHE/S7（输出) Ø ALE（输出） Ø DEN （输出） Ø DT/R （输出） Ø RD（输出，三态） Ø WR （输出） Ø M/IO （输出） Ø READY（输入） GND接地线。
1．总线的分类 根据总线所处的位置不同，总线可分为片内总线、
片总线、内总线和外总线。
（1）片内总线
（2）片总线（又称元件级总线或局部总线）
（3）内总线（又称为微型计算机总线或板级总线，一般 称为系统总线）
（4）外总线（又称通信总线）
第五章 处理器总 线时序和系统总线
8086CPU系统、总线操作和时序
8086CPU系统、总线操作和时序第一节 8086的引脚信号与功能回顾：8086/8088微型计算机的组成、结构及微机系统的工作过程，微机系统的存储器组织及相关概念。
本讲重点：8086/8088CPU的两种工作模式，8086/8088CPU的外部结构，即引脚信号及其功能。
讲授内容：一、 8086/8088微处理器工作模式及外部结构1．8086/8088CPU的两种工作模式为了适应各种使用场合，在设计8088/8086CPU芯片时，就考虑了其应能够使它工作在两种模式下，即最小模式与最大模式。
所谓最小模式，就是系统中只有一个8088/8086微处理器，在这种情况下，所有的总线控制信号，都是直接由8088/8086CPU产生的，系统中的总线控制逻辑电路被减到最少，该模式适用于规模较小的微机应用系统。
最大模式是相对于最小模式而言的，最大模式用在中、大规模的微机应用系统中，在最大模式下，系统中至少包含两个微处理器，其中一个为主处理器，即8086/8086CPU，其它的微处理器称之为协处理器，它们是协助主处理器工作的。
与8088/8086CPU配合工作的协处理器有两类，一类是数值协处理器8087 另一类是输入/输出协处理器8089。
8087是一种专用于数值运算的协处理器，它能实现多种类型的数值运算，如高精度的整型和浮点型数值运算，超越函数（三角函数、对数函数）的计算等，这些运算若用软件的方法来实现，将耗费大量的机器时间。
换句话说，引入了8087协处理器，就是把软件功能硬件化，可以大大提高主处理器的运行速度。
8089协处理器，在原理上有点像带有两个DMA通道的处理器，它有一套专门用于输入/输出操作的指令系统，但是8089又和DMA控制器不同，它可以直接为输入/输出设备服务，使主处理器不再承担这类工作。
所以，在系统中增加8089协处理器之后，会明显提高主处理器的效率，尤其是在输入/输出操作比较频繁的系统中。
2．8086/8088CPU的引脚信号和功能(1).引言如图9-12（P15）所示，是8088CPU的外部结构，即引脚信号图，注意：在不同的工作模式下，其中一部分引脚的名称和功能可能不一致。
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第五章
微处理器外部结构和总线操作时序
第五章 微处理器外部结构和总线操作时序
5.1 8086/8088 CPU的引脚功能
8086/8088CPU具有40条引脚 采用双列直插式封装形式 分时复用的地址/数据总线 20位地址、16位数据 8088只能传输8位数据，只有8个地址引脚兼作数据引脚 8086有16个地址/数据复用引脚图中引脚符号上面有一横 的表示低电平有效信号，没有一横的表示高电平有效信 号。
HOLD 总线保持（即总线请求），输入、高电平 有效 有效时，表示总线请求设备向CPU申请占 有总线 该信号从有效回到无效时，表示总线请求 设备对总线的使用已经结束，通知CPU收 回对总线的控制权
HLDA （HOLD Acknowledge ） 总线保持响应( 即总线响应) ，输出、高电平有效 有效时，表示CPU已响应总线请求并已将总线释 放此时CPU的地址总线、数据总线及具有三态输 出能力的控制总线将全面呈现高阻，使总线请求 设备可以顺利接管总线 待到总线请求信号HOLD 无效，总线响应信号 HLDA 也转为无效，CPU重新获得总线控制权
3、BHE/S7:高8位数据总线允许/状态复用引脚
输出，三态，低电平有效。
使用AD0~AD7上的8位数据。
BHE A0 00 操作 从偶地址开始读写一个字
在T1时钟周期为低
由ALE锁存。 和A0
电平表示高8位数据线AD8~AD15上数据有效，否则表示只 可用于分别选中奇偶地址的字或字节。
所用的数据引脚
DEN （Data Enable） 数据允许，输出、三态、低电平有效 有效时，表示当前数据总线上正在传送数据，可 利用他来控制对数据总线的驱动，总线收发器 8286/8287将其作为输出允许信号 DT/-R （Data Transmit/Receive ） 数据发送/接收，输出、三态 该信号表明当前总线上数据的流向 高电平时数据自CPU输出（发送、写数据） 低电平时数据输入CPU（接收、读数据）
第五章 微处理器外部结构和总线操作时序
9、RESET（Reset） 复位信号输入，高电平有效。 PSW：清除；IP：0000H；CS：FFFFH； DS：0000H；SS：0000H；ES： 0000H ； 指令队列：清除
CS设置为FFFFH。复位结束时CPU从FFFF0H开始执行程序， 一般在此放置跳转语句，CPU对系统初始化装入操作系统等； 10、CLK:时钟信号(单相，占空比为1/3) 8086：5MHZ 系统通过该引脚给CPU提供内部定时信号。 11、MN/MX（Minimum/Maximum Mode Control）
A16/S3~A19/S6（Address/Status） 地址/状态复用引脚（输出、三态） S3、S4表示当前实用的段寄存器，S5表示中 断允许标志的当前设置，S6为0表示CPU当前 与总线相连。
S4S3
00 01 10 11
当前使用的段寄存器
ES段寄存器 SS段寄存器 存储器寻址时，使用CS段寄存器。 对I/O端口或中断矢量寻址时，不需要段寄存器。 DS段寄存器
WR（Write） 写控制，输出、三态、低电平有效 有效时，表示CPU正在写出数据给存储器或I/O 端 口 IO/M 、WR 和RD 是最基本的控制信号 ‹ 3 ‹者组合后，可产生4种基本的总线操作（周期）
高 高 低 低
3、INTA （Interrupt Acknowledge） 可屏蔽中断响应，输出、低电平有效 有效时，表示来自INTR 引脚的中断请求已 被CPU响应， CPU进入中断响应周期 中断响应信号实际是连续的两个负脉冲， 每个都发出有效响应信号，第一个通知外 设他们的中断请求已被响应、第二个令有 关设备将中断向量号送到数据总线
S0 S1 S2 0 0 0 0 1 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 操作过程 发出中断响应信号 读I/O端口 写I/O端口 暂停 取指令 读内存 写内存 经总线控制器8288产生的信号 INTA IORC IOWC、AIOWC 无 MRDC MRDC MWTC、AMWC
1
1
1
无源状态（无效状态）
无
第五章 微处理器外部结构和总线操作时序
RQ/GT0，RQ/GT1 （Requst/Grant）
总线请求信号输入/总线访求允许信号输出（双向、低电平有效）有两个总 线请求与总线响应信号，支持多处理器工作。
LOCK（Lock） 总线封锁信号（输出、三态、低电平有效） 由软件设置，有效时禁止其他部件占用总线。 QS1、QS0（Instruction Queue Status） 指令队列状态信号（输出） 两个信号组合指示指令队列状态
AD15-AD0
10
01 01 10
从偶地址单元或者端口读写一个字节
从偶地址单元或者端口读写一个字节 从奇地址开始读写一个字 （第一个总线周期将低八位数送到
AD0~AD7
AD8~AD15 AD8~AD15 AD0~AD7
AD8~AD15，第二周期将高八位送到 AD0~AD7）
第五章 微处理器外部结构和总线操作时序
5.1.3 最大方式下引脚信号功能
-S2 、-S1 、-S0 ——3个状态信号 -LOCK——总线封锁信号 QS1 、QS0 ——指令队列状态信号 -RQ/-GT0 、-RQ/-GT1 ——2个总线请求/ 同意信号
第五章 微处理器外部结构和总线操作时序
3.最大方式下引脚信号的功能 S0，S1，S2（Bus Cycle Status） 总线周期状态信号 输出，三个信号组合产生系统控制信号，这些信号由 总线控制器8288译码产生响应的控制信号。
8282
STB OE STB
HLDA A15 ～ A0 HLDA
BHE A19 ～ A16
地 址 总 线
8282
(2) OE
DIR (2) OE
8286
D15 数据 ～ 总线 D0
READY
M/IO RD WR INTR INTA NMI HOLD HLDA
M/IO RD WR INTR INTA NMI HOLD HLDA READY
第五章 微处理器外部结构和总线操作时序
7、INTR:可屏蔽中断请求信号 输入，高电平有效。表示外部向CPU提出中断申 请。CPU在每条指令的最后一个周期检测该引脚， 若为高电平且IF=1，则在结束当前指令后响应 中断，执行中断子程序。 8、NMI:非屏蔽中断申请信号 输入，上升沿有效。 有效时，表示外界向CPU申请不可屏蔽中断 该请求的优先级别高于INTR ，并且不能在CPU 内被屏蔽。非屏蔽中断不受软件控制，CPU必须 响应。
QS1 0 0 1 1 QS0 0 1 0 1 队列状态 无操作，未从队列中取指令 从队列中取出当前指令的第一字节（操作码字节） 队列空，由于执行转移指令，队列重装填 从队列中取出指令的后续字节
5.1.4 系统总线——最小模式
1、最小模式下计 算机总线图
+5 BHE A19 ～ A16 ALE
AD15 ～ AD0 MN/MX DT/R DEN
4、RD（Read）
读控制，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O 端口读 入数据。
5、TEST:测试信号
输入，低电平有效。 与WAIT指令连用，有效时CPU退出WAIT指令。
6、READY：准备好信号 存储器或I/O 口就绪，输入、高电平有效 准备好信号是由所访问的存储器或IO设备 发来的响应信号，有效时表示内存或IO已 准备就绪，马上可以进行一次数据传输。 在总线操作周期中， CPU会在第3个时钟周 期的前沿测试该引脚 如果测到高有效，CPU直接进入第4个时钟 周期 如果测到无效，CPU将插入等待周期Tw CPU在等待周期中仍然要监测READY信号， 有效则进入第4个时钟周期，否则继续插入 等待周期Tw。
总 线 信 号 中 断 控 制
VCC GND
8086CPU的引脚信号图（最小方式下）
图中引脚符号上面有一横的表示低电平有效信号，没有一横的表示高电平有效信号
5.1 8086/8088CPU引脚功能
‹ 8086/8088的两种工作方式 ‹ 也称为最小组态和最大组态两种工作组态。 ‹ 最小组态：系统中只有一片8086/8088,其 存储容量不大,所要连的I/O 端口也不多,总 线控制逻辑电路被减到最小。 ‹ 最大组态：构成的系统较大,可能包含不只 一片微处理器,或要求有较强的驱动能力,带 有一个总线控制器8288,可搭配协处理器 8087和8089。
第五章 微处理器外部结构和总线操作时序
(S2)M/IO RD (LOCK)WR (S0)DEN (S1)DT/R 总线 (RQ0)HOLD 控制 (RQ1)HLDA READY CPU TEST 控制 RESET MN/MX CLK 系 统 控 制
8086
AD0 ～ AD15 A16/S3 ～ A19/S6 BHE/S7 ALE(QS0) INTA(QS1) INTR NMI
（2）由2片8286（双向缓冲器，功能同74LS244）做数据
DT 总线D15~D0的缓冲器，以增加总线驱动能力。 / R 做方
向选择， DEN 为选通信号。 （3）控制信号 M / IO 和 RD , WR 完成信息传递控制。
5.1.4 系统总线——最小模式
在系统设计中有时也做如下处理：
M/IO RD WR MEMR 存储器读命令 MEMW 存储器写命令 IOR IOW I/O读命令 I/O写命令
最小/最大方式控制信号输入端
12、GND，Vcc地和电源
GND为接地端。Vcc为电源端
第五章 微处理器外部结构和总线操作时序
2.最小方式下引脚信号的功能 ‹ 1、 IO/M （Input and Output/Memory ） I/O 或存储器访问，输出、三态 该引脚输出低电平时，表示CPU将访问I/O 端 口，这时地址总线A15～A0提供16位I/O 口地 址 该引脚输出高电平时，表示CPU将访问存储器， 这时地址总线A19～A0提供20位存储器地址
微处理器外部结构和总线操作时序
第五章 微处理器外部结构和总线操作时序
5.1 8086/8088 CPU的引脚功能
8086/8088CPU具有40条引脚 采用双列直插式封装形式 分时复用的地址/数据总线 20位地址、16位数据 8088只能传输8位数据，只有8个地址引脚兼作数据引脚 8086有16个地址/数据复用引脚图中引脚符号上面有一横 的表示低电平有效信号，没有一横的表示高电平有效信 号。
HOLD 总线保持（即总线请求），输入、高电平 有效 有效时，表示总线请求设备向CPU申请占 有总线 该信号从有效回到无效时，表示总线请求 设备对总线的使用已经结束，通知CPU收 回对总线的控制权
HLDA （HOLD Acknowledge ） 总线保持响应( 即总线响应) ，输出、高电平有效 有效时，表示CPU已响应总线请求并已将总线释 放此时CPU的地址总线、数据总线及具有三态输 出能力的控制总线将全面呈现高阻，使总线请求 设备可以顺利接管总线 待到总线请求信号HOLD 无效，总线响应信号 HLDA 也转为无效，CPU重新获得总线控制权
3、BHE/S7:高8位数据总线允许/状态复用引脚
输出，三态，低电平有效。
使用AD0~AD7上的8位数据。
BHE A0 00 操作 从偶地址开始读写一个字
在T1时钟周期为低
由ALE锁存。 和A0
电平表示高8位数据线AD8~AD15上数据有效，否则表示只 可用于分别选中奇偶地址的字或字节。
所用的数据引脚
DEN （Data Enable） 数据允许，输出、三态、低电平有效 有效时，表示当前数据总线上正在传送数据，可 利用他来控制对数据总线的驱动，总线收发器 8286/8287将其作为输出允许信号 DT/-R （Data Transmit/Receive ） 数据发送/接收，输出、三态 该信号表明当前总线上数据的流向 高电平时数据自CPU输出（发送、写数据） 低电平时数据输入CPU（接收、读数据）
第五章 微处理器外部结构和总线操作时序
9、RESET（Reset） 复位信号输入，高电平有效。 PSW：清除；IP：0000H；CS：FFFFH； DS：0000H；SS：0000H；ES： 0000H ； 指令队列：清除
CS设置为FFFFH。复位结束时CPU从FFFF0H开始执行程序， 一般在此放置跳转语句，CPU对系统初始化装入操作系统等； 10、CLK:时钟信号(单相，占空比为1/3) 8086：5MHZ 系统通过该引脚给CPU提供内部定时信号。 11、MN/MX（Minimum/Maximum Mode Control）
A16/S3~A19/S6（Address/Status） 地址/状态复用引脚（输出、三态） S3、S4表示当前实用的段寄存器，S5表示中 断允许标志的当前设置，S6为0表示CPU当前 与总线相连。
S4S3
00 01 10 11
当前使用的段寄存器
ES段寄存器 SS段寄存器 存储器寻址时，使用CS段寄存器。 对I/O端口或中断矢量寻址时，不需要段寄存器。 DS段寄存器
WR（Write） 写控制，输出、三态、低电平有效 有效时，表示CPU正在写出数据给存储器或I/O 端 口 IO/M 、WR 和RD 是最基本的控制信号 ‹ 3 ‹者组合后，可产生4种基本的总线操作（周期）
高 高 低 低
3、INTA （Interrupt Acknowledge） 可屏蔽中断响应，输出、低电平有效 有效时，表示来自INTR 引脚的中断请求已 被CPU响应， CPU进入中断响应周期 中断响应信号实际是连续的两个负脉冲， 每个都发出有效响应信号，第一个通知外 设他们的中断请求已被响应、第二个令有 关设备将中断向量号送到数据总线
S0 S1 S2 0 0 0 0 1 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 操作过程 发出中断响应信号 读I/O端口 写I/O端口 暂停 取指令 读内存 写内存 经总线控制器8288产生的信号 INTA IORC IOWC、AIOWC 无 MRDC MRDC MWTC、AMWC
1
1
1
无源状态（无效状态）
无
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RQ/GT0，RQ/GT1 （Requst/Grant）
总线请求信号输入/总线访求允许信号输出（双向、低电平有效）有两个总 线请求与总线响应信号，支持多处理器工作。
LOCK（Lock） 总线封锁信号（输出、三态、低电平有效） 由软件设置，有效时禁止其他部件占用总线。 QS1、QS0（Instruction Queue Status） 指令队列状态信号（输出） 两个信号组合指示指令队列状态
AD15-AD0
10
01 01 10
从偶地址单元或者端口读写一个字节
从偶地址单元或者端口读写一个字节 从奇地址开始读写一个字 （第一个总线周期将低八位数送到
AD0~AD7
AD8~AD15 AD8~AD15 AD0~AD7
AD8~AD15，第二周期将高八位送到 AD0~AD7）
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5.1.3 最大方式下引脚信号功能
-S2 、-S1 、-S0 ——3个状态信号 -LOCK——总线封锁信号 QS1 、QS0 ——指令队列状态信号 -RQ/-GT0 、-RQ/-GT1 ——2个总线请求/ 同意信号
第五章 微处理器外部结构和总线操作时序
3.最大方式下引脚信号的功能 S0，S1，S2（Bus Cycle Status） 总线周期状态信号 输出，三个信号组合产生系统控制信号，这些信号由 总线控制器8288译码产生响应的控制信号。
8282
STB OE STB
HLDA A15 ～ A0 HLDA
BHE A19 ～ A16
地 址 总 线
8282
(2) OE
DIR (2) OE
8286
D15 数据 ～ 总线 D0
READY
M/IO RD WR INTR INTA NMI HOLD HLDA
M/IO RD WR INTR INTA NMI HOLD HLDA READY
第五章 微处理器外部结构和总线操作时序
7、INTR:可屏蔽中断请求信号 输入，高电平有效。表示外部向CPU提出中断申 请。CPU在每条指令的最后一个周期检测该引脚， 若为高电平且IF=1，则在结束当前指令后响应 中断，执行中断子程序。 8、NMI:非屏蔽中断申请信号 输入，上升沿有效。 有效时，表示外界向CPU申请不可屏蔽中断 该请求的优先级别高于INTR ，并且不能在CPU 内被屏蔽。非屏蔽中断不受软件控制，CPU必须 响应。
QS1 0 0 1 1 QS0 0 1 0 1 队列状态 无操作，未从队列中取指令 从队列中取出当前指令的第一字节（操作码字节） 队列空，由于执行转移指令，队列重装填 从队列中取出指令的后续字节
5.1.4 系统总线——最小模式
1、最小模式下计 算机总线图
+5 BHE A19 ～ A16 ALE
AD15 ～ AD0 MN/MX DT/R DEN
4、RD（Read）
读控制，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O 端口读 入数据。
5、TEST:测试信号
输入，低电平有效。 与WAIT指令连用，有效时CPU退出WAIT指令。
6、READY：准备好信号 存储器或I/O 口就绪，输入、高电平有效 准备好信号是由所访问的存储器或IO设备 发来的响应信号，有效时表示内存或IO已 准备就绪，马上可以进行一次数据传输。 在总线操作周期中， CPU会在第3个时钟周 期的前沿测试该引脚 如果测到高有效，CPU直接进入第4个时钟 周期 如果测到无效，CPU将插入等待周期Tw CPU在等待周期中仍然要监测READY信号， 有效则进入第4个时钟周期，否则继续插入 等待周期Tw。
总 线 信 号 中 断 控 制
VCC GND
8086CPU的引脚信号图（最小方式下）
图中引脚符号上面有一横的表示低电平有效信号，没有一横的表示高电平有效信号
5.1 8086/8088CPU引脚功能
‹ 8086/8088的两种工作方式 ‹ 也称为最小组态和最大组态两种工作组态。 ‹ 最小组态：系统中只有一片8086/8088,其 存储容量不大,所要连的I/O 端口也不多,总 线控制逻辑电路被减到最小。 ‹ 最大组态：构成的系统较大,可能包含不只 一片微处理器,或要求有较强的驱动能力,带 有一个总线控制器8288,可搭配协处理器 8087和8089。
第五章 微处理器外部结构和总线操作时序
(S2)M/IO RD (LOCK)WR (S0)DEN (S1)DT/R 总线 (RQ0)HOLD 控制 (RQ1)HLDA READY CPU TEST 控制 RESET MN/MX CLK 系 统 控 制
8086
AD0 ～ AD15 A16/S3 ～ A19/S6 BHE/S7 ALE(QS0) INTA(QS1) INTR NMI
（2）由2片8286（双向缓冲器，功能同74LS244）做数据
DT 总线D15~D0的缓冲器，以增加总线驱动能力。 / R 做方
向选择， DEN 为选通信号。 （3）控制信号 M / IO 和 RD , WR 完成信息传递控制。
5.1.4 系统总线——最小模式
在系统设计中有时也做如下处理：
M/IO RD WR MEMR 存储器读命令 MEMW 存储器写命令 IOR IOW I/O读命令 I/O写命令
最小/最大方式控制信号输入端
12、GND，Vcc地和电源
GND为接地端。Vcc为电源端
第五章 微处理器外部结构和总线操作时序
2.最小方式下引脚信号的功能 ‹ 1、 IO/M （Input and Output/Memory ） I/O 或存储器访问，输出、三态 该引脚输出低电平时，表示CPU将访问I/O 端 口，这时地址总线A15～A0提供16位I/O 口地 址 该引脚输出高电平时，表示CPU将访问存储器， 这时地址总线A19～A0提供20位存储器地址