GAL20V8引脚分布

至相邻 宏单元
OMUX AC0 AC1(n) D Q XOR(n) CLK Q FMUX
11 0× 10
10 11 0×
设计规则: 资源: 使用:
AC1(n) 来自相邻引脚 *AC0 同步时序设计(无异步清零);
状态方程最大与项数为8 1脚--CLK, 13脚--OE(接地)
ABEL-HDL
1. ABEL-HDL时序语言基本元素 2. 设计举例
状态转移描述
状ቤተ መጻሕፍቲ ባይዱ机描述语句 • 格式 State_diagram STATE 状态N：
（状态变量） 方程; 方程 … 转移语句；
• 转移语句 – goto – if then else – case
GOTO
转移语句
state A： Z1＝1； Z2＝0； goto B
IF-THEN-ELSE
转移语句
state
计数 译码结构
B、 用状态机结构
MODULE ex4s CLK PIN; L3..L0 PIN ISTYPE'REG'; C,X=.C.,.X.; S=[L3..L0]; S1=^B0001; S2=^B0010; S3=^B0100; S4=^B1000; S0=^B1111;//上电状态
状态编码定义
I: I/O:
专用输入 I、O、I/O
时序工作时： 1脚——CLK 13脚——OE（低有 效） 最大８路输出； 最多２０路输入
ＧＡＬ20V8/ZD
时钟信 号输入 输入/输出口
输入口
GAL结构 （１６Ｖ８）
三态 控制
GAL输出宏单元结构
PTMUX OE VCC TSMUX
11 0× 10
11 10 00 01
EQUATIONS S.CLK=CLK;
时钟方程
STATE_DIAGRAM (S) STATE S0: GOTO S1 ; STATE S1: GOTO S2 ; STATE S2: GOTO S3 ; STATE S3: GOTO S4 ; STATE S4: GOTO S1 ; TEST_VECTORS (CLK->S) @REPEAT 20{C->X;} END
A： if
X＝＝１ then else C
B
注：可使用链接式或嵌套式
条件语句使用的位置
State_diagram (s)
state
A： if X then B else C with Z=1; endwith
out=d0 else out=d1;
EQUATIONS when (sel==0) then
ABEL-HDL语言基本元素
1.逻辑电路的基本元素
– 逻辑量 – 逻辑运算 – 逻辑器件
2.逻辑电路的功能描述
– 逻辑方程 – 真值表 – 状态图
ABEL-HDL基本元素
寄存器的点后缀表
.CLK . SP .SR .AP .AR .FB .OE .Q …… 边沿触发器的时钟输入 同步置1 同步置0 异步置1 异步置0 寄存器反馈信号 输出允许 寄存器输出
数字电子技术实验A可编程实 验(必做内容)
内容:第四章可编程器件实验 实验一～实验八 自选三个:设计Æ通电测试 时间:第十一周至第十三周开放时间(自主预 约) 地点: X6303
GAL20V8引脚分布
I/CLK I I I I I I I I I I GND 1 2 3 4 5 6 7 8 9 10 11 12 24 23 22 21 20 19 18 17 16 15 14 13 VCC I I/O I/O I/O I/O I/O I/O I/O I/O I I/OE
Q.CLK=CP;
Q:=Q.FB+1;
逻辑方程描述语句
•用关键字EQUATIONS开始. •按上述语法规则书写逻辑方程。在ABEL-HDL中，每个方 程相应于文件的一行，且对每一行的书写有如下规定： (1)每行的长度不得超过150个字符。 (2)每行用“；”号结尾。 例： Ｓ＝［Ｑ３．．Ｑ０］； EQUATIONS Q.CLK=CP; Q：=！Q； then S:=S.fb+1 Else S:=0; Ｓ．ＣＬＫ＝ＣＬＫ； when (S < 9)
源文件格式
ABEL源文件由1个或多个相互独立的模 块组成，每个模块又由多个完成各自功能的 部分组成，一个模块的ABEL源文件典型结 标题段： MODULE example 构：
TITLE a BCD_counter （可选） 定义段： 信号定义、常量定义、数组定义、…… 逻辑描述段： 逻辑方程（EQUATIONS） 真值表（TRUTH_TABLE） 状态图（ STATE_DIAGRAM） 测试向量段： TEST_ VECTORS 结束段： END
时序逻辑电路设计举例
用一片ＧＡＬ２０Ｖ８实现： 数字电路实验四: 广告流水灯 A、 用计数译码结构 B、 用状态机结构 C、 用真值表结构
MODULE ex4 CLK PIN; Q1,Q0 PIN ISTYPE'REG'; L3..L0 PIN ISTYPE'COM'; C,X=.C.,.X.; S=[Q1,Q0]; EQUATIONS S.CLK=CLK; S:=S-1; L3=Q1&Q0; L2=Q1&!Q0; L1=!Q1&Q0; L0=!Q1&!Q0; TEST_VECTORS (CLK->[S,L3,L2,L1,L0]) @REPEAT 20{C->X;} END
真值表描述语句 • 关键字truth_table • 描述组合逻辑电路 ([A,B,C]->[ F1,F2,F3]) --表头 [0,0,0]->[ 1, 0, 0]; ... • 描述时序逻辑电路的状态转换真值表 ([Q2,Q1,Q0]:>[ Q2,Q1,Q0]) [0, 0, 0]:>[ 0, 0, 1]; ... [1, 1, 1]:>[ 0, 0, 1]; • 混合 输入数组：> 寄存器输出 -> 组合逻辑输出