第5章-(3)异步计数器

合集下载

《单片机原理及应用》第5章 P0～P3口应用基础

3、矩阵键盘：
5.4 实验与设计
• 实验1 闸刀型开关输入/8段LED静态显示输出
5.4 实验与设计
• 设计1：LED模拟交通
• 6个灯—南北：黄、红、绿
•
东西：黄、红、绿
• （红、绿是10秒，黄闪烁2秒）
• 2个应急开关：南北绿或东西绿
• 画出硬件设计，编出模拟程序。
实验2 并行接口键盘/LED指示灯输出
同，每个显示缓冲器对应着一位显示器。
（3）查表并操作相应的显示器
• MOV • MOV • MOVC
A,#data DPTR,#DSPTAB A,@A+DPTR
• （4）显示子程序的调用
3、静态显示示例
• 【例5-4】利用51单片机的并行口作为静态显示的控制口的示例
请修改：
（1）显示“12”；（2）轮流显示“12”、“--”、“AB”; （3）计数器：从00开始，1S加1。
设计1 计时秒表的设计
• （1）两位LED显示 • 可以显示00～99秒； • （2）两个按键 • 分别为启动/停止键、清零键。 • 要求：设计硬件电路，编写出软件程序（延时由软件
形成）。
设计2 模拟交通信号灯控制装置的设计
• （1）6个发光二极管模拟交通灯 • 南北：黄、红、绿；东西：黄、红、绿。 • （2）2个应急开关 • 南北绿东西红或东西绿南北红。 • 要求：设计硬件模拟电路，编写软件程序。
• 单片机原理及应用（第4版）
• 姜志海王蕾姜沛勋编著
• 电子工业出版社
第5章 P0～P3口应用基础
• 片内并行I/O口的应用。 • 5.1 P0～P3口概述 • 5.2 输出操作 • 5.3 输入操作 • 5.4 实验与设计

数字电子技术基础第五章

4. 画状态转换图和时序图圆圈内表示 Q2 Q1 Q0 的状态；箭头表示电路状态转换的方向；箭头上方的 Q2 Q1 Q0 “ x / y ”中，x 表示转换所需的输入变量取值， y/ 0 表示现态下的输出值。本例 /0 /0 /0 /0 000 001 中没有输入变量，故 010 011 101 x100 处空白。 /1 x/y 现
电路工作前加负脉冲清零；工作时应置 RD = 1。 FF0 1J C1 1K R
FF1 1J C1 1K R
1
Q0
Q1
CP RD
FF2 1J Q2 C1 1K R Q2
Y
EXIT
时序逻辑电路
1. 写方程式 (1) 输出方程 Y = Q2n Q0n (2) 驱动方程 J0 = K0 = 1 J1 = K1 = Q2n Q0n J2 = Q1n Q0n ， K2 = Q0n (3) 状态方程代入 Q J0 n= K0 = 1 n Q 2 n FF 0 FF FF n +1 n 2 0 1 n n nQ n Q0 =J J Q + K Q n n K = 1 Q + 1 Q 0 0 0 0 Q0 Q0 0 & 1J Q 0 0 1 & 1J 0 =Q 2 2 n 1 1J 代入 J1 = K1 = Q2 Q0n C1 n + K Q nC1 n Q n C1 n Q1n+1 = J Q = Q 1 1 1 1 2 0 Q1 1K 1K & 1K n+ Q n Q n n +K n = Q nQ nQ R R R Q2n+1 = Q K Q JJ 1 0 2 0Q 2 2 2 2 2 2 2 CP 2 RD 代入 J2 = Q1n Q0n ，K2 = Q0n Q0n Y

异步计数器工作原理

异步计数器工作原理
异步计数器是一种计数器，它不依赖于时钟信号来进行计数，而是通过输入信号的变化来进行计数。

它的工作原理如下：
1.异步计数器有两个输入端，一个是时钟输入端CLK，另一个是复位输入端RST。

当CLK输入端接收到一个上升沿或下降沿信号时，计数器就会进行一次计数。

当RST输入端接收到一个低电平信号时，计数器会被清零。

2.异步计数器的计数方式是通过触发器来实现的。

当CLK输入端接收到一个上升沿或下降沿信号时，触发器就会将当前的计数值保存到触发器中，并将计数器的状态转换为下一个状态。

3.异步计数器的输出是通过计数器的当前状态来决定的。

当计数器的当前状态为n时，输出就为n，如果当前状态为0，则输出为高电平或者低电平，具体取决于异步计数器的类型和设计。

总之，异步计数器是一种通过输入信号的变化来进行计数的计数器。

它不需要时钟信号来进行计数，因此可以在没有时钟信号的情况下进行计数。

但是，由于异步计数器的设计比较复杂，因此在实际应用中使用较少，通常使用同步计数器来代替。

电气控制与Plc第5章-S7-200-PLC的基本指令及程序设计

(Q0.0)
KA2
(M0.1)
KM2
(Q0.1)
KM1
(Q0.0)
KM2
(Q0.1)
KA1
(M0.0)
图5-4 电气原理图
LD M0.0 A I0.0 = Q0.0
LD Q0.0
AN M0.1
=
Q0.1
AN Q0.1
=
M0.0
(a) 梯形图
图5-5 触点串联指令编程使用举例
(b) 语句表
触点并联指令使用说明：
EXIT
5.1.2 触点串连指令
与指令：用于单个常开触点的串联连接。指令格式：A bit
与反指令：用于单个常闭触点的串联连接。指令格式：AN bit
例3-2 触点串联指令的应用举例。图5-4为电气原理图（已标地址），图5-5为对应的梯形图和语句表。
KA1
(M0.0)
SB
(I0.0)
KM1
EXIT
5.1.9 逻辑堆栈操作指令
S7－200 PLC使用了一个9层堆栈来处理所有逻辑操作，逻辑堆栈指令主要用来完成对触点进行的复杂连接，配合ALD、OLD指令使用。
1．指令
1）逻辑入栈指令指令格式：LPS
2）逻辑读栈指令指令格式：LRD
3）逻辑出栈指令指令格式：LPP
4）装入堆栈指令指令格式：LDS n
I0.1 I0.2 Q0.1,Q0.2
(b) STL
(c) 时序图
图5-14 S/R指令使用举例
EXIT
S/R指令使用说明
➢S/R指令的操作数为：I、Q、M、SM、T、C、V、S和 L。 ➢ N的常数范围为1～255，N也可为：VB、IB、QB、 MB、SMB、SB、LB、AC、常数、*VD、*AC和*LD。一般情况下使用常数。 ➢ 对位元件来说一旦被置位，就保持在通电状态，除非对它复位；而一旦被复位就保持在断电状态，除非再对它置位。

数电第5章习题解答张克农版

5章课后习题解答5.1 一同步时序电路如图题5.1所示，设各触发器的起始状态均为0态。

(1) 作出电路的状态转换表；(2) 画出电路的状态图；(3) 画出CP作用下各Q的波形图；(4) 说明电路的逻辑功能。

[解] (1) 状态转换表见表解 5.1。

(2) 状态转换图如图解5.1(1)。

(3) 波形图见图解5.1(2)。

(4) 由状态转换图可看出该电路为同步8进制加法计数器。

5.2 由JK FF构成的电路如图题5.2所示。

(1) 若Q2Q1Q0作为码组输出，该电路实现何种功能?(2) 若仅由Q2输出，它又为何种功能?[解] (1) 由图可见，电路由三个主从JK触发器构成。

各触发器的J，K均固定接1，且为异步连接，故均实现T＇触发器功能，即二进制计数，故三个触发器一起构成8进制计数。

当Q2Q1Q0作为码组输出时，该电路实现异步8进制计数功能。

(2) 若仅由Q2端输出，则它实现8分频功能。

图题5.1图题5.2000 001 010 011111 110 101 100QQQ12CPQQ1Q2(1) (2)图解 5.1CP210n n nQ Q Q+1+1+1210n n nQ Q Q12345670 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 05.3 试分析图题5.3所示电路的逻辑功能。

[解] (1) 驱动程式和时钟方程02nJ Q =，01K =；0CP CP = 111J K ==；01CP Q =210n nJ Q Q =，21K =；2CP CP = (2) 将驱动方程代入特性方程得状态方程0+1000020 ()n n n n nQ J Q K Q Q Q CP =+=+1111 ()n n Q Q CP =+12210 ()n n n n Q Q Q Q CP =(3) 根据状态方程列出状态转换真值表(4) 作状态转换图(5) 逻辑功能：由状态转换图可见该电路为异步5进制计数器。

《数字电子技术与接口技术试验教程》课件第5章

8
第5章基于HDL的时序逻辑电路实验
图5-2 边沿D触发器的仿真结果
9
第5章基于HDL的时序逻辑电路实验 (2) 边沿D触发器的VHDL源代码如下：
--Behavioral D Flip-Flop with Clock Enable and Asynchronous Reset
entity Dflipflop is Port (D,clk,rst,ce : in STD_LOGIC; Q : out STD_LOGIC);
architecture Behavioral of DFF is begin
process(clk, rst,D) begin
if (CLK'event and CLK='1') then if rst ='1' then Q <= '0'; else Q<=D; end if;
end if; end process; end Behavioral;
end if; end process; end Behavioral;
13
第5章基于HDL的时序逻辑电路实验
(3) 带有置位和清零端的边沿D触发器的约束文件规定
如下：
#Basys2约束文件： NET "clk" LOC ="B8"; //时钟
#Basys2约束文件： NET "clk" LOC ="B8"; //时钟
end Dflipflop;
architecture Behavioral of Dflipflop is begin
process(clk, rst,D,ce)

EDA实验报告

EDA实验报告学院：班级：姓名：学号：实验三译码器、选择器实验实验内容：1：按照教材第5 章内容，编写BCD-七段显示译码器、数据选择器、数据分配器、数字比较器的Verilog HDL 程序，并实现其仿真；(一)BCD-七段显示译码器程序代码如下：modulebcd_decorder(y,a);output[6:0]y;input[3:0]a;reg[6:0]y;always@(a)begincase(a[3:0])4'b0000:y[6:0]=7 'b1111110;4'b0001:y[6:0]=7 'b0110000;4'b0010:y[6:0]=7 'b1101101;4'b0011:y[6:0]=7'b1111001;4'b0100:y[6:0]=7'b0110011;4'b0101:y[6:0]=7'b1011011;4'b0110:y[6:0]=7'b1011111;4'b0111:y[6:0]=7'b1110000;4'b1000:y[6:0]=7'b1111111;4'b1001:y[6:0]=7'b1111011;4'b1010:y[6:0]=7'b1110111;4'b1011:y[6:0]=7'b0011111;4'b1100:y[6:0]=7'b1001110;4'b1101:y[6:0]=7'b0111101;4'b1110:y[6:0]=7'b1001111;4'b1111:y[6:0]=7'b1000111;endcaseendendmodule功能仿真如下：时序仿真如下：包装如下：(二)数据选择器程序代码如下：modulemux4(y,d0,d1,d2,d3,g,a);output y;input d0,d1,d2,d3;input g;input[1:0]a;reg y;always@(d0 or d1or d2 or d3 or g or a)beginif(g==0) y=0;elsecase(a[1:0])2'b00:y=d0;2'b01:y=d1;2'b10:y=d2;2'b11:y=d3;default:y=0;endcaseendendmodule功能仿真如下：时序仿真如下：包装如下：(三)数据分配器程序代码如下：module demux4(y0,y1,y2,y3,din,a);output y0,y1,y2,y3;input din;input[1:0]a; reg y0,y1,y2,y3; always@(din,a) begin y0=0;y1=0;y2=0;y3=0;case(a[1:0])2'b00:y0=din;2'b01:y1=din;2'b10:y2=din;2'b11:y3=din;default:;endcaseendendmodule功能仿真如下：时序仿真如下：包装如下：(四)数字比较器程序代码如下：module comparator_4(y1,y2,y3,a, b);output y1,y2,y3;input[3:0]a,b;reg y1,y2,y3;always@(a,b)begin if(a>b)beginy1=1;y2=0;y3=0;endelse if(a==b)beginy1=0;y2=1;y3=0;endelse if(a<b)beginy1=0;y2=0;y3=1;endendendmodule功能仿真如下：时序仿真如下：包装如下：2：按照教材第6 章内容，编写RS 触发器、JK 触发器Verilog HDL 程序，并实现其仿真；(五)RS 触发器程序代码如下：moduleRS(q,qn,s,r);output q,qn;input s,r;reg q,qn; reg q1,qn1;always@(*)beginq1=~(s&qn1);qn1=~(r&q1);q=q1;qn=qn1;endendmodule功能仿真如下：时序仿真如下：包装如下：(六)JK 触发器程序代码如下：moduleJK(q,qn,j,k,r,s,cp);output q,qn;input j,k,r,s,cp;reg q,qn;always@(posedge cp)beginif({r,s}==2'b01)beginq<=0;qn<=1;endelse if({r,s}==2'b10)beginq<=q;qn<=qn;endelse if({r,s}==2'b11)beginif ({j,k}=='b00)beginq<=q;qn<=qn;endelse if ({j,k}=='b01)beginq<=0;qn<=1;endelse if ({j,k}=='b10)beginq<=1;qn<=0;endelse if ({j,k}=='b11)beginq<=~q;qn<=~qn;endendendendmodule功能仿真如下：时序仿真如下：包装如下：实验四时序逻辑电路实验实验内容：1：按照教材第7 章内容，编写同步4 位二进制计数器、异步计数器、减法计数器、寄存器的Verilog HDL 程序，并实现其仿真（1）同步4 位二进制计数器程序如下：modulecnt16(co,q,clk,r,s,en,d); output[3:0]q;output co;input clk,r,s,en;input[3:0]d;reg[3:0]q;reg co;always@(posedge clk) if(r) begin q=0;endelsebeginif(s)begin q=d;endelseif(en)beginq=q+1;if(q==4'b1111)begin co=1;endelsebegin co=0;endendelsebegin q=q;endendendmodule功能仿真如下：时序仿真如下：包装如下：（2）异步计数器程序如下：moduleyb_cnt16(q,clk,rst); output[3:0]q;input clk,rst;reg[3:0]q;reg[3:0]qn;always@(posedge clk) beginif(!rst)beginq[0]=0;qn[0]=1;end elsebeginq[0]=~q[0];qn[0]=~q[0]; endendalways@(posedge qn[0])beginif(!rst)beginq[1]=0;qn[1]=1;endelsebeginq[1]=~q[1];qn[1]=~q[1];endendalways@(posedgeqn[1])beginif(!rst)beginq[2]=0;qn[2]=1;endelsebeginq[2]=~q[2];qn[2]=~q[2];endendalways@(posedgeqn[2])beginif(!rst)beginq[3]=0;qn[3]=1;endelsebeginq[3]=~q[3];qn[3]=~q[3];endendendmodule功能仿真如下：时序仿真如下：包装如下：（3）减法计数器程序如下：modulejian_cnt10(q,clk,rst); output[3:0]q;input clk,rst;reg[3:0]q;always@(posedge clk) beginif(rst)begin q<=0;endelse if(q==4'b0000)beginq<=4'b1001;endelsebegin q<=q-1;endendendmodule功能仿真如下：时序仿真如下：包装如下：（4）寄存器程序如下：modulereg8_1(q,d,oe,clk); output[7:0]q; input[7:0]d;input oe,clk; reg[7:0]q;always @(posedge clk)beginif(oe)begin q<=8'bz;endelsebegin q<=d;endendendmodule功能仿真如下：时序仿真如下：包装如下：。

第5章时序逻辑电路思考题与习题题解

思考题与习题题解5-1填空题（1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。

（2）构成一异步2n进制加法计数器需要n 个触发器，一般将每个触发器接成计数或T’型触发器。

计数脉冲输入端相连，高位触发器的CP端与邻低位Q端相连。

（3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过4个时钟脉冲CP后可串行输出4位数码。

（4）要组成模15计数器，至少需要采用 4 个触发器。

5-2判断题（1）异步时序电路的各级触发器类型不同。

（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。

（×）（3）具有N个独立的状态，计满N个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。

（√）（4）计数器的模是指构成计数器的触发器的个数。

（×）5-3单项选择题（1）下列电路中，不属于组合逻辑电路的是（D）。

A.编码器B.译码器C.数据选择器D.计数器（2）同步时序电路和异步时序电路比较，其差异在于后者( B)。

A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关（3）在下列逻辑电路中，不是组合逻辑电路的有( D)。

A.译码器B.编码器C.全加器D.寄存器（4）某移位寄存器的时钟脉冲频率为完成该操作需要（B）时间。

100KHz，欲将存放在该寄存器中的数左移8位，A.10μSB.80μSC.100μSD.800ms（5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（C ）个触发器。

A.6B.7C.8D.10（6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。

A.10B.15C.32D.32768（7）一位8421BCD 码计数器至少需要（B）个触发器。

第5章时序逻辑电路

n J 1 = Q0
n K1 = Q0
J2 = Q Q
n 0
n 1
n K 2 = Q0 Q1n
(2) 求各个触发器的状态方程。JK触发器特性方程为 Qn+1=
Q
n +1
= J Q + KQ (CP ↓)
n n
将对应驱动方程式分别代入JK触发器特性方程式，进行化简变换可得状态方程：
n n n n Q0 +1 = J 0 Q0 + K 0Q0 = Q0 (CP ↓)
从图5.4（a）所示状态图可知：随着CP脉冲的递增, 不论从电路输出的哪一个状态开始，触发器输出Q1Q0的变化都会进入同一个循环过程，而且此循环过程中包括四个状态，并且状态之间是递增变化的。当 Q1Q0= 11时，输出Z = 1；当Q1Q0取其他值时，输出Z = 0; 在Q1Q0变化一个循环过程中，Z = 1只出现一次，故Z为进位输出信号。综上所述，此电路是带进位输出的同步四进制加法计数器电路。
时序电路结构框图如图5.2所示。它由两部分组成: 一部分是由逻辑门构成的组合电路，另一部分是由触发器构成的、具有记忆功能的反馈支路或存储电路。图中, A0～Ai代表时序电路输入信号，Z0～Zk代表时序电路输出信号，W0～Wm代表存储电路现时输入信号，Q0～Qn代表存储电路现时输出信号，A0～Ai和Q0～Qn共同决定时序电路输出状态Z0～Zk。
状态表表5.4 状态表 cp ↓
n Q2
Q1n
0 0 1 1 0 0 1 1
n Q0
n Q2 +1 Q1n +1 Q0n +1
↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓
0 0 0 0 1 1 1 1

《数电》教材习题答案第5章习题答案

思考题与习题5-1 在如图5-1所示的四位移位寄存器中，假定开始时Q3Q2Q1Q0为1101状态。

若串行输入序列101101与CP脉冲同步地加在D SR串行输入端时，请对应画出各触发器Q 3Q2Q1Q端的输出波形。

图T5-15-2 图T5-2电路中各触发器的初始状态均为0，请对应输入CP和IN的波形，画各触发器Q端的输出波形。

图T5-25-3 试用两片74LS194电路构成一个八位移位寄存器，并画出逻辑电路图。

5-4 请用上升沿触发的D触发器构成一个异步三位二进制加法计数器。

并对应CP画出Q1、Q2、Q3的波形。

图T5-45-5 请用JK 触发器构成一个脉冲反馈式异步六进制加法计数器，并画出对应于CP 脉冲的工作波形。

图T5-5用三位JK 触发器构成八进制计数器，然后在状态110时利用与非门反馈至清零端构成六进制计数器，图略。

5-6请分析如图T5-6所示的阻塞反馈式异步计数器电路的逻辑功能，指出该计数器为几进制，并画出计数状态转换图。

图T5-6解：（1）驱动方程：J I =3Q ,K 1=1; J 2=1,K 2=1;J 3=nQ n Q 21,K 3=1;代入得状态方程: （CP 脉冲下降沿时刻）（Q 1下降沿时刻）（CP 脉冲下降沿时刻）列出状态转换图（略）分析得出该计数器为5进制计数器，状态从000-100，其它的三个状态下一状态均为000，因此该电路是异步五进制计数器，具有自启动功能。

5-7 分析图T5-7同步计数器电路的逻辑功能。

图T5-7nn n n n Q K ,Q J Q K ,Q J Q K ,J 232312323111====== n Q n Q Q n 1311=+n Q Q n 221=+n Q n Q n Q Q n 31231=+nn n nn n nn n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 23232132123123113111=⋅+⋅=⋅+⋅=+=⋅+=+++n n n Q Q Q 123 111213+++n n n Q Q Q0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 1 0 1 0 1 1 1 1 0 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 1因为该计数器设计了清零端，因此可实现从000开始进入循环圈的2进制计数器的功能，但我们也发现，它也可以实现三进制。

第五章 PLC基本指令系统----计数器+典型案例

1L
Q0.0 Q0.1
Q0.2
Q0.3
S7200 CPU 222
1M
I0.0
I0.1
M L+
DC 24V
停止按钮SB1 启动按钮SB2
脉冲的上升沿（由0到1）信号时，计数器的当前值减1。当计数器当前值等于或大于设定值（PV）时，该计数器位被置1。当复位输入端（R）有效或用复位指令（R）对计数器执行复位操作时，计数器被复位，即计数器位为0，且当前值清零。
《第5章 PLC基本指令系统》
五、S7-200 PLC的基本指令
11. 计数器指令
《第5章 PLC基本指令系统》
六、典型控制环节的PLC程序设计 2、大功率电动机的星-三角减压起动控制程序
输入信号
停止按 I0.0 钮SB1
起动按 I0.1 钮SB2
输出信号接触器 Q 0.1 KM1
接触器 Q 0.2 KM2
接触器 Q 0.3 KM3
FR
KM1
KM2
KM3
~
KM3
KM2
1L
Q0.0 Q0.1
《第5章 PLC基本指令系统》
五、S7-200 PLC的基本指令
12. 比较指令
比较指令是将两个数值或字符串按指定条件进行比较，比较条件成立时，比较触点就闭合。所以比较指令实际上也是一种位指令。
类型：按两个操作数的数据类型分：字节比较、整数比较、双字整数比较和实数比较。比较指令的运算符有6种： ==(等于)、>(大于)、>=(大于等于)、<(小于)、<=(小于等于) 和 <>(不等于)。
C21当前值 0
C21位
//计数值为0时接通Q0.0

计导-课后习题参考答案(第5章

第5章计算机组成一、复习题1.计算机由哪三个子系统组成？答：计算机由中央处理单元、主存储器和输入/输出子系统组成。

2.CPU又哪几个部分组成？答：；CPU由算术逻辑单元（ALU）、控制单元和寄存器组成。

3.ALU的功能是什么？答：ALU（即算术逻辑单元）用于算术运算和逻辑运算。

4.描述一下几种不同的寄存器。

答：寄存器是用来临时存放数据的高速独立的存储单元。

寄存器有三种：数据寄存器、指令寄存器和程序计数器。

其功能如下：①数据寄存器：数据寄存器用来保存复杂运算的中间结果，可以提高运算速度。

②指令寄存器：指令寄存器存储CPU从内存中逐条取出的指令，解释并执行指令。

③程序计数器：程序计数器保存当前正在执行的指令，当前的指令执行完后，计数器自动加1，指向下一条指令的地址。

5.控制单元的功能是什么？答：控制单元控制各部件协调工作，对取到指令寄存器中的指令进行译码并产生控制信号以完成操作。

控制通过线路的开（高电平）或关（低电平）来实现。

6.字和字节有什么区别？答：数据是以称之为字的位组的形式在存储器中传入和传出。

字就是指执行一条指令时可以处理的二进制数位数。

不同的机器字可以取8位、16位、32位，甚至是64位。

而字节是指8位二进制位。

7.主存的功能是什么？答：主存是存储单元的集合，用于临时存储数据和程序。

8.兆字节的近似值和实际值的字节数如何对应？答：其实际值是220字节，近似值是106字节。

9.存储地址用哪种数的表示法表示？答：地址本身也使用位模式表示，通常用无符号二进制整数表示。

10.RAM和ROM有何区别？答：RAM是随机存取存储器，是主存的主要组成部分。

具有可随机读写、易失性的特点。

ROM是只读存储器，具有只读、非易失性特点。

11.SRAM和DRAM有何区别？答：SRAM技术使用传统的触发器门电路，通电时数据始终存在，不需要刷新，速度快但价格昂贵；DRAM技术使用电容器，内存单元需要周期性地刷新（因为漏电），速度慢，但是便宜。

数字电子技术应用基础习题答案赵景波数字电子技术书后习题参考答案

第1章习题答案一、填空题 1、模拟、数字 2、高、低3、逻辑、逻辑、逻辑、与逻辑、或逻辑、非逻辑4、基数、位权、基、位权5、8421、2421、余3、格雷6、进位制、数、按位权展开求和7、除2取余、乘2取整8、二进、二进制、三位、四位 9、8、4、2、1、二进制、0～9 10、原码、反码、补码、补码11、分配、结合、交换、反演、非非 12、或项、与项13、最小项、相邻、最小项、一位变量 14、“1”、“0” 二、判断题1、错2、错3、错4、对5、错6、错7、对三、选择题1、B2、C3、B4、A四、简答题1、答：数字信号是离散的，模拟信号是连续的，这是它们的最大区别。

它们之中，数字电路的抗干扰能力较强。

2、答：数制是指计数的进制，如二进制码、十进制码和十六进制码等等码制是指不同的编码方式，如各种BCD 码、循环码等。

在本书介绍的范围内，8421BCD 码和2421BCD 码属于有权码余3码和格雷码属于无权码。

3、答：用卡诺图化简时，合并的小方格应组成正方形或长方形，同时满足相邻原则。

利用卡诺图化简逻辑函数式的步骤如下：①根据变量的数目，画出相应方格数的卡诺图；②根据逻辑函数式，把所有为“1”的项画入卡诺图中；③用卡诺圈把相邻最小项进行合并，合并时就遵照卡诺圈最大化原则；④根据所圈的卡诺圈，消除圈内全部互非的变量，每一个圈作为一个“与”项，将各“与”项相或，即为化简后的最简与或表达式。

五、计算题1、（1）C B A + （2）B C A + （3）BC B A AB ++ （4）C B D C B A ++2、（1）（365）10＝（101101101）2＝（555）8＝（16D ）16 （2）（11101.1）2＝（29.5）10＝（35.4）8＝（1D.8）16（3）（57.625）10＝（71.5）8＝（39.A ）163、（1）D C AD Y += （2）AD B C B A Y ++=（3）C B BC B A Y ++= （4）D B A ACD BC A D C A Y +++=第2章习题答案一、填空题1、门电路、与门、或门2、异或、同或3、开关、双极、单极、双极、单极4、或非、有1出1，全0出0、与非5、图腾、高电平“1”、低电平“0”、“1”、“0”、高阻6、三态、OC7、TTL 、CMOS 、CMOS8、PMOS 、NMOS 、输入、输出、控制 9、并、并、并 10、“与”、悬空、“或”、低、高、低、悬空二、判断题 1、对 2、错三、选择题1、B2、D3、B四、分析题1、F 1是与门电路，F 2是或门电路，波形如下图所示。

第5章-(2)同步计数器

0 1 1 1 0 0
1 1 1 0 0 0
5
21
解：（1）确定触发器个数
状态转移表中有6 个有效状态，需用3 级触发器实。
（2）求激励方程和输出方程
用DFF 实现，所以Di =Qin+1
22
表5.3.5
序号
例5.3.3 的激励表
Q3
0 0 0 1 1 1
n
Q2
0 0 1 1 1 0
n
Q1
0 1 1 1 0 0
S预
S预+1
S预+(M-1)
S预＋M
①置最小数法
SN-M
SN-(M-1)
SN-2
SN-1
2019年3月30日星期六
第六章时序逻辑电路
45
SN-(M+1)
SN-M
SN-(M-1)
SN-2
SN-1
例1 试用74161用置最小数法实现M=12的计数器。解：74161为同步置数方式，最小数为：
N-M=16-12=4 =(0100)2。
两个偏离状态形成了循环，无法进入有效循环，因此不具有自启动性。修改激励函数 D1 = Q3nQ2n + Q3nQ1n
25
图5.3.14 例5.3.3 的电路图
26
5.3.3.MSI同步计数器 (1) 74 LS161 ①逻辑电路 CR：异步清0控制端
Q CC Q 3 Q 2 CO CR Q1 Q0 P T
0000
1001
1001
1001
35
1
进位
Q CC Q 3 CR LD D3
Q2
Q1
Q0
P T
Q CC Q 3 CR LD D3 1

5章时序逻辑电路复习题

时序逻辑电路一、选择题：1、相同计数器的异步计数器和同步计数器相比,一般情况下( )A. 驱动方程简单B. 使用触发器个数少C. 工作速度快D. 以上都不对2、n级触发器构成的环形计数器,其有效循环的状态数是( )A. n个B. 2个C. 4个D. 6个3、下图所示波形是一个( C )进制加法计数器的波形图。

试问它有( A )个无效状态。

A .2； B. 4 ； C. 6； D. 12CPQ1Q2Q34、设计计数器时应选用（）。

A．边沿触发器 B．基本触发器C．同步触发器 D．施密特触发器5、一块7490十进制计数器中,它含有的触发器个数是( )A. 4B. 2C. 1D. 66、n级触发器构成的扭环形计数器,其有效循环的状态数是( )A. 2n个B. n个C. 4个D. 6个7、时序逻辑电路中一定包含（）A.触发器B.组合逻辑电路C.移位寄存器D.译码器8、用n个触发器构成计数器，可得到的最大计数长度为（）A. 2n C.2n D.n9、有一个移位寄存器，高位在左，低位在右，欲将存放在其中的二进制数乘上(4)10,则应将该寄存器中的数（）A.右移二位B.左移一位C. 右移二位D.左移一位10、某时序逻辑电路的状态转换图如下，若输入序列X=1001时，设起始状态为S1，则输出序列Z=（）X/Z 0/11/0 S1 S2 0/01/1A. 0101 .1011 C11、、一位8421BCD码计数器至少需要（）个触发器A. 4B. 3C.512、利用中规模集成计数器构成任意进制计数器的方法有( ABC )A.复位法 B .预置数法 C .级联复位法 13、在移位寄存器中采用并行输出比串行输出（）。

A.快B.慢C.一样快D.不确定14、用触发器设计一个24进制的计数器，至少需要( )个触发器。

A. 5 .4 C D. 315、在下列逻辑电路中，不是组合逻辑电路的有（）。

A. 寄存器B.编码器C.全加器D. 译码器 16、一个 4 位移位寄存器可以构成最长计数器的长度是（）。

王永华版PLC第5章课后习题解答

王永华版plc第5章课后习题解答plc课后习题答案土力学课后习题解答线性代数课后习题答案工程力学课后习题答案课后习题答案网材料力学课后习题答案基础工程课后习题答案结构力学课后习题答案土力学课后习题答案
7.01、写一段梯形图程序，实现将VD20开始的10个双字型数据送到VD400开始的存储区，这10个数据的相对位置在移动前后不发生变化。 7.02、有一组数据存放在VB600开始的20个字节中，采用间接寻址方式设计一段程序，将这20个字节的数据存储到从VB300开始的存储单元中。 7.03、用功能指令实现时间为6个月的延时，试设计梯形图程序。 7.04 、编写一段程序计算的值。
7.05、试设计一个记录某台设备运行时间的程序。I0.0为该设备工作状态输入信号，要求记录其运行时的时、分、秒，并把秒值通过连接在QB0上的7段数码管显示出来。 7.06、用时钟指令控制路灯的定时接通和断开，5月15日到10月15日，每天 20：00开灯，6：00关灯；10月16日到5月14日，每天18：00开灯，7：00 关灯，并可校准PLC的时钟。请编写梯形图程序。
7.07、试设计一个计数器，要求如下：（1）计数范围是0~255；（2）计数脉冲为SM0.5；（3）输入I0.0的状态改变时，则立即激活输入/输出中断程序。中断程序0和1分别将 M0.0置成1或0；（4）M0.0为1时，计数器加计数；M0.0为0时，计数器减计数；（5）计数器的计数值通过连接在QB0上的7段数码管显示。
7.08、试设计一个高速计数器的程序，要求如下： (1)、信号ቤተ መጻሕፍቲ ባይዱ是一个编码器，通过脉冲信号； (2)、当脉冲数为500的奇数倍时，点亮信号灯A，关断信号灯B； (3)、当脉冲数为500的偶数倍时，点亮信号灯B，关断信号灯A； (4)、当总计数值达到50 000时，计数器复位重新开始，整个过程一直循环进行下去。 7.09、什么是PID控制?其主要用途是什么? PID中各项的主要作用是什么? 7.10、在实际过程控制系统中，PLC对模拟量的输入/输出处理的实质是什么? 7.11、某一过程控制系统，其中一个单极性模拟量输入参数从 AIW0采集到PLC中，通过PID指令计算出的控制结果从AQW0输出到控制对象。PID参数表起始地址为 VB100。试设计一段程序完成下列任务： (1)、每200 ms中断一次，执行中断程序； (2)、在中断程序中完成对AIW0的采集、转换及归一化处理，完成回路控制输出值的工程量标定及输出。

第5章_VHDL时序电路+状态机+交通灯

时序逻辑电路设计
读懂每一个时序电路的VHDL程序，能够熟练进行分析。能够根据已知功能写出相关的 VHDL程序。
重点内容： • 时序逻辑电路的基本概念 • 触发器 • 寄存器 • 计数器
时钟信号
任何时序电路都以时钟信号为驱动信号，时序电路仅在时钟信号的边沿到来时，其状态才发生改变。因此，时钟信号通常是描述时序电路程序的执行条件. 另外，时序电路也总是以时钟进程的形式进行描述的。
（三）.计数器
1.计数器简介
定义：数字电路中用来记忆时钟脉冲个数的逻辑电路。原理：采用几个触发器的状态，按照一定规律随时钟变化来记忆时钟的个数。计数器的模：一个计数器所能记忆时钟脉冲的最大数目。
1.计数器简介
计数器的分类
1、同步计数器、异步计数器。
2、加法计数器、减法计数器和可逆计数器。

IF (clk′EVENT AND clk=′0′) THEN WAIT UNTIL clk=‘0’; IF (clk’last_value=‘1’ AND clk’event AND clk=‘0’) THEN

IF (falling_edge(clk)) THEN
复位信号
同步复位，就是当复位信号有效且在给定的时钟边沿到来时，触发器才被复位。换一句话说，即使复位信号有效，如果时钟脉冲边沿未到来，触发器也不会复位。非同步复位则不同，一旦复位信号有效，触发器就立即复位。
第5章 VHDL基本逻辑电路设计
--时序逻辑电路
时序逻辑电路概述
回顾：
组合逻辑电路：任意时刻的输出仅取决于该时刻数据的输入，与电路原来的状态无关。时序逻辑电路：是指数字电路在任何时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说和以前的输入有关。

S7-300 PLC第5章控制指令与顺序控制

4.多流程如图5-7c所示，一个顺序控制任务，如果存在多个相互独立的工艺流程，则需要采用多流程设计，这种结构主要用于处理复杂的顺序控制任务。
5.2.4 顺序功能图的编程
顺序功能图的每一步用梯形图编程时都需要用两个程序段来表示，第1个程序段实现从当前步到下一步的转换，第2个程序段实现转换以后的步的功能。
…… //完成循环后，在此继续执行程序扫描。
5.1.2 程序控制指令
程序控制指令是指功能块（FB、FC、SFB、 SFC）调用指令和逻辑块(OB，FB，FC)结束指令。调用块或结束块可以是有条件的或是无条件的。
CALL指令可以调用用户编写的功能块或操作系统提供的功能块，CALL指令的操作数是功能块类型及其编号，当调用的功能块是FB块时还要提供相应的背景数据块DB。使用CALL指令可以为被调用功能块中的形参赋以实际参数，调用时应保证实参与形参的数据类型一致。
5.1 控制指令
5.1.1 逻辑控制指令 1. 无条件跳转指令无条件跳转指令JU执行时，将直接中断当前的
线性程序扫描，并跳转到由指令后面的标号所指定的目标地址处重新执行线性程序扫描。 STL 形式的无条件跳转指令格式：JU<跳转标号> LAD形式的无条件跳转指令格式：
注意：LAD形式的无条件跳转指令，直接连接到最左边母线，否则将变成条件跳转指令
3. 条件跳转指令条件跳转指令是根据状态位或前一条指令的执行结
果与0的关系，来决定是否跳转。
指令 JC JCN JCB JNB JBI
JNBI JO JOS
表5-1 条件跳转指令的格式及说明
说明当RLO=1时，跳转
当RLO=0时，跳转
当RLO=1时，且BR=1时跳转