微机原理课件 第二章 8086系统结构

引脚功能复用 第二章 8086系统结构 系统结构 VCC 40
12位 高 12 位 地 址
16位地址 16位数据总线 位地址/ 低16位地址/16位数据总线 1 VCC 高4位地址 40 ，外型为双列直 GND Intel 8086 CPU是16位微处理器 位微处理器， VCC 是 1 位微处理 AD14 A16/S3 插式， 个引脚。 3 型微处理器的时钟频率为 插式，有40个引脚。8086型微处理器的时钟频率为 个引脚 38 2 型微处理器的时钟频率为5 A13 A16/S3 A17/S4 38 3 4 AD13 37 A12 MHz；它有 根数据线和 根地址线，直接寻址空间 根数据线和20根地址线 ；它有16根数据线和 根地址线， A18/S5 A17/S4 4 37 AD12 5 36 A11 A19/S6 35 A10 A18/S5 36 AD11 。 6 为220Byte，即为 ，即为1MB。 75 SS0(HIGH) 34 A9 A19/S6 6 35 AD10 MN/MX 8 A8 BHE/S7 7 8088 33 34 AD9 8088 CPU内部结构与 内部结构与8086基本相同，但对外数 基本相同， 32 内部结构与 基本相同 RD AD7 9 MN/MX 8 33 AD8 HOLD(RQ/GT0) 10 8086 31 AD6 CPU 32 AD7 据总线只有8根AD5 称为准9 位微处理器。 RD 据总线只有 根，称为准16位微处理器。 HLDA(RQ/GT1) 11 30 HOLD(RQ/GT0) 10 CPU 29 31 AD6 WR(LOCK) 12 AD4 HLDA(RQ/GT1) 11 30 AD5 IO/M(S2) 13 28 AD3 WR(LOCK) 12 29 AD4 DT/R(S1) 14 27 AD2 M/IO(S2) DEN(S0) 13 28 AD3 15 26 AD1 DT/R(S1) ALE(QS0) 14 27 AD2 16 25 AD0 INTA(QS1) DEN(S0) 17 24 NMI 15 26 AD1 TEST 18 23 INTR ALE(QS0) 16 25 AD0 REDAY 19 22 CLK INTA(QS1) 17 24 NMI RESET 20 21 GND TEST 18 23 INTR REDAY 19 22 CLK RESET 21 GND 低 8 位 地 址 / 8 位 数 据 总 线 20
总线分时复用
1 GND VCC 1 40 GND AD15 39 AD14 2 AD14 AD15 39 由于制造工艺的原因， A16/S3 由于制造工艺的原因，微处理器的结构受到几个方 2 3 38 AD13 A16/S3 3 38 A17/S4 37 AD12 ： 4 AD13 面的限制： AD12 面的限制 A17/S4 4 37 A18/S5 36 5 AD11 AD11 A18/S5 5 36 1. 引脚数限制 A19/S6 6 AD10 35 AD10 A19/S6 6 35 BHE/S7 7 AD9 34 AD9 BHE/S7 7 34 2. 芯片面积限制 MN/MX 8 AD8 33 AD8 MN/MX 8 8086 32 8086 33 3. 器件速率限制 RD 32 AD7 9 AD7 RD 9 10 AD6 AD6 CPU HOLD(RQ/GT0) 10 CPUHOLD(RQ/GT0) 31 由于上述限制， 31 位微处理器基本结构具有如下 由于上述限制，使16位微处理器基本结构具有如下 HLDA(RQ/GT1) 11 AD5 30 AD5 HLDA(RQ/GT1) 11 30 WR(LOCK) 12 AD4 29 AD4 WR(LOCK) 12 29 特点： 特点： M/IO(S2) M/IO(S2) 13 AD3 28 AD3 13 28 1. 引脚功能复用 DT/R(S1) DT/R(S1) 14 AD2 27 14 27 AD2 DEN(S0) DEN(S0) 15 26 AD1 2. 单总线、累加器结构 26 单总线、 15 AD1 ALE(QS0) 16 25 ALE(QS0) 16 AD0 25 AD0 17 24 INTA(QS1) INTA(QS1) 3. 可控三态电路 17 NMI 24 NMI TEST 18 23 TEST 18 INTR 23 INTR 4. 总线分时复用 REDAY 19 22 REDAY 19 CLK 22 CLK RESET 20 21 RESET 20 GND 21 GND
DX DH DL
堆栈指针寄存器 SP 位或16位的二 （1）算术逻辑运算单元 ）算术逻辑运算单元ALU：完成 位或 位的二 ：完成8位或 基址指针寄存器 BP 源变址寄存器 SI 进制运算， 位暂存器可暂存参加运算的操作 进制运算，16位暂存器可暂存参加运算的操作 目的变址寄存器 DI 数据寄存器
数。 指针和变址寄存器 运算结果特征。 （2）标志寄存器 ）标志寄存器PSW：存放 ：存放ALU运算结果特征。 运算结果特征 （3）寄存器组 。 ） 控制器： （4）EU控制器：取指令控制和时序控制部件。 ） 控制器 取指令控制和时序控制部件。 3. 8086 CPU的工作过程 的工作过程
第一步：先执行读操作，根据 ，若需要对 ： 在指令的执行过程中 未向BIU 第一步第二步：EU从指令队列中取出指 第四步：先执行读操作， ，EU未向 第四步第二步： ：从指令队列中取出指 ，遇到 ：在指令的执行过程中， 第三步：当指令队列已满， 未向 第三步：当指令队列已满 第五步：若在指令的执行过程中， 第五步 若在指令的执行过程中 CS:IP在地址加法器中形成 位 BIU处于 在地址加法器中形成20位 在地址加法器中形成 存储单元或I/O端口进行存取数据，EU就 存储单元或并分析译码，向各部件发出就 端口进行存取数据， 处于 端口进行存取数据 申请读/写存储器或 操作时， 写存储器或I/O操作时 ， 申请读 写存储器或 操作时， 将队列中的内容 令，并分析译码， JMP或CALL指令时 指令时， 或 指令时 物理地址：CS*16+IP，位乘法操作时 物理地址去完成相应的总线周期。 ， ： 要求BIU去完成相应的总线周期 去完成相应的总线周期。 要求 控制命令，以完成执行指令的功 ，除这 空闲周期。 ，按新的转移地址去取指令 控制命令， ，再从中 执行8位乘法操作时 空闲周期。如EU执行 位乘法操作时， 作废， 执行 作废 按新的转移地址去取指令， 取出指令＝》周期，取指令占 个总线周 先进先出的6字节 取出指令。EU对指令译码，分析和执行 例如：从内存中取数据指令： 从内存中取数据指令： 例如：能＝》周期，取指令占2个总线周 对指令译码， 需70～77个T周期 ，取指和执行指令都能同时进 ～ ＝》先进先出的 字节 个 先进先出的 对指令译码 种情况外， 种情况外 指令队列中，等待执行。 ，BIU就可去 指令队列中此时 AX，[BX] 就可去 ，等待执行。 ， ），这段时间内 这段时间内， 的利用率 不需要用总线， 期（8个T），大大提高了 个 ，此时EU不需要用总线，BIU 。 时 行MOV 不需要用总线 ），大大提高了CPU的利用率 的利用率。 ， 这段时间内 端口取数据指令： 从I/O端口取数据指令： 端口取数据指令 取指令将指令队列填满，而后续的62～ 预取下一 乘机可将后续指令＝》指令队列， ＝》指令队列 取指令将指令队列填满，而后续的 ～69 乘机可将后续指令＝》指令队列， 流水线：在执行指令的同时， 流水线：在执行指令的同时， ， T周期内 IN AL，30H 周期内，就处于空闲状态。 将队列填满。 个T周期内，就处于空闲状态。 将队列填满。 。 条指令的技术。 条指令的技术
1. 通用寄存器组（特殊用途见书表 ） 通用寄存器组（特殊用途见书表2-1） 8086/8088 CPU在指令执行部件 中有 个16 在指令执行部件EU中有 在指令执行部件 中有4个 位通用寄存器，它们是AX， ， ， 位通用寄存器，它们是 ，BX，CX，和DX，用 ， 以存放16位数据或地址 也可分为8个 位寄存器来 位数据或地址。 以存放 位数据或地址。也可分为 个8位寄存器来 使用， 位是AL、 、 和 ， 位为AH、 使用，低8位是 、BL、CL和DL，高8位为 、 位是 位为 BH、CH和DH，只能存放 位数据，不能存放地址。 位数据， 、 和 ，只能存放8位数据 不能存放地址。
二、寄存器结构
15 14 … 8 7 … 0 寄存器结构在计算机中起了重要的作用， 寄存器结构在计算机中起了重要的作用，它的 累加器 AX AH AL 存取速度比存储器快得多， 存取速度比存储器快得多，这样可以相当于存储单 基址寄存器 BH BX BL 用来存放运算过程中所需要的操作数地址、 元，用来存放运算过程中所需要的操作数地址、操 计数寄存器 CX CH CL 作数及中间结果。 DH微处理器内部包含有 微处理器内部包含有4组 位 作数及中间结果。8086微处理器内部包含有 组16位 数据寄存器 DX DL 寄存器，它们分别是通用寄存器组， 寄存器，它们分别是通用寄存器组，指针和变址寄 通用寄存器组 存器，段寄存器，指令指针及标志位寄存器。 存器，段寄存器，指令指针及标志位寄存器。
2-1 8086 CPU结构 结构
微型计算机工作时，总是先存储器中取指令， 微型计算机工作时，总是先存储器中取指令， 需要的话再取操作数，然后执行指令，送结果。 需要的话再取操作数，然后执行指令，送结果。 8086CPU由总线接口部件 由总线接口部件BIU和指令执行部件 组 和指令执行部件EU组 是并行工作的。 成，BIU和EU是并行工作的。总线接口部件 和 是并行工作的 总线接口部件BIU完 完 成取指令，读操作数、送结果， 成取指令，读操作数、送结果，所有与外部的操作 由其完成。而指令执行部件EU从 由其完成。而指令执行部件 从BIU的指令队列中 的指令队列中 取出指令，并且读出指令， 取出指令，并且读出指令，不必直接访问存储器或 I/O端口。 端口。 端口
（1）4个16位段地址寄存器 ） 个 位段地址寄存器 位指令指针寄存器IP： （2）16位指令指针寄存器 ：存放下一条要执行 ） 位指令指针寄存器 指令的偏移地址。 指令的偏移地址。 位物理地址加法器： （3）20位物理地址加法器：将16位逻辑地址变换 ） 位物理地址加法器 位逻辑地址变换 位物理地址， 成20位物理地址，实际上完成加法操作。 位物理地址 实际上完成加法操作。