Clock tree

Clock tree

一、简介

时钟树，是个由许多缓冲单元(buffer cell)平衡搭建的网状结构，它有一个源点，一般是时钟输入端(clock input port)，也有可能是design内部某一个单元输出脚(cell output pin)，然后就是由一级一级的缓冲单元搭建而成，具体的多少级，根据你的设置以及所使用的单元而定，目的就是使所用终点的clock skew(一般最关心这个)、insertion delay以及transtion 了，满足设计要求。1

在传统的集成电路设计中，只须考虑门本身的延迟，互连引起的延迟可忽略。深亚微米芯片的设计不能沿用传统的设计流程，因为随着器件尺寸的不断减小和电路规模的扩大，门的延时越来越小，限制电路性能提高的主要因素是互连延迟。因此，精确地计算互连延迟在芯片设计中具有十分重要的意义。表1是线延时在不同工艺下占总延时的比例关系。可以清楚的看到：随着工艺的发展，线延时逐渐占据了主导地位。

对集成电路设计的要求也日益提高,尤其是同步数字集成电路的时序问题更备受关注.在同步数字集成电路中,时钟信号为系统中的数据传送提供时间基准,通常是整个芯片中扇出最大、通过距离最长、以最高速度运行的信号,它对于同步系统的运行至关重要。时钟树必须保证在最差条件下关键的时序要求能得到满足,对时钟信号任何不当的控制都可能导致情况紊乱,将错误的数据信号锁存到寄存器中。2

二、同步数字集成电路系统

大部分的同步数字系统由级联的时序寄存器组和每组寄存器之间的组合电路组成.每个数据信号都锁存在一个双稳态寄存器中,该寄存器的使能时钟信号一到达,数据信号就离开双稳态寄存器,穿过组合电路网络进入下一个寄存器,并完全锁存在该寄存器直到下一个时钟信号到达.一个常用数字同步系统的延时单元由以下三个子系统组成[1]:1)记忆存储元件;

2)组合逻辑元件; 3)时钟产生电路和其分配网络(clocktree).这三个子系统的相互关系对电路能否获得最好的性能和可靠性起着关键作用.对任意的有序寄存器对R1、R2,其关系可能为

以下两种情况之一[1]:

1) R1输出不能仅通过一系列组合逻辑元件传输到R2的输入端;

2)存在一组组合逻辑元件直接连接R1的输出端和R2的输入端.

在第一种情况下, R1输出端的信号变化不影响同一周期内R2的输入.第二种情况下(用R1yR2表示), R1输出端的信号转变将传到R2的输入端,该情况下R1、R2被称为时序相邻的寄存器对,它们组成了一条本地数据路径.如图1[1]所示, Ri和Rf为一对时序相邻寄存器对,它们分别为本地数据路径的起始和目标寄存器, Ci、Cf分别为驱动Ri和Rf的时钟信号,这两个时钟信号都由同一个时钟信号源通过时钟树产生.该时钟树用以产生同步于每个寄存器的特定时钟信号.从理论上来说,同步事件在同一时刻发生于所有寄存器上.在这个整体时钟策略的基础上,时钟信号到每个寄存器的时间都基于一个全局时间基准来定义.

图1 本地数据路径

选择时钟周期使得由起始寄存器产生的最迟信号在激活起始寄存器的时钟沿的下一

个时钟沿到来时被锁存到目标寄存器中,故时序数据路径中的任意时序相邻寄存器对所

允许的最小时钟周期TCP(min)和最大时钟频率fmax可由以下公式算出:

1fmax= TCP(min)= tPD(max)+ tskewif+ tsetup.

其中tskewif=tCi-tCf,tCi、tCf分别为从时钟源到Ri和Rf的时钟延迟,故tskewif可以为正或者为负(即Ci超前或滞后Cf);tPD(max)为数据路径的总路径延时,可由以下公式计算出:tPD(max)=tC-Q+tL+tInt,其中tC-Q为Ci到达后数据离开起始寄存器所需要的最大时间,tL+tInt为穿过组合逻辑块L和连线所需要的时间;tsetup为寄存器的建立时间.为了保证数据成功锁存进目标寄存器,必须满足两个条件:

1)在使能时钟沿到达之前的一段时间内数据必须为有效和稳定的,这段时间称为建立时间,即tsetup.

2)在使能时钟沿到达之后的一段时间内数据必须保持稳定,这段时间称为保持时间,即thold.

三、时钟偏移

1、时钟偏移的定义

在整个同步数字系统中,时钟偏移是指时钟信号到达所有寄存器的最大时钟延迟和最

小时钟延时之差[1~3],可以由如下公式表示:tskew=tmax-tmin,tmax和tmin分别为时钟源到接收端的最大和最小延时.如果所有时钟同时到达相应寄存器,则时钟偏移为零.

2、时钟偏移对时序限制的影响

时钟偏移的大小和极性会对系统的性能和可靠性产生好的或差的影响.tskewif相对任意两个时序相邻寄存器对而言,可正可负,而且由于时钟颤动的影响,会出现一定的不确定性,所以在时序分析中均采用最差情况.分析建立时间时采用tskewif为正的情况,分析保持时间时采用tskewif为负的情况.下面将就时钟偏移对同步数字电路的时序限制的影响进行详细分析.

1)最大延时数据路径和时钟偏移的关系

如果Ci超前Cf,即tskewif=tCi-tCf>0,则称时钟偏移为正时钟偏移.这种情况下主要考虑的是最大延时数据路径的建立时间问题,定义ts为要求信号最迟到达寄存器的时间treq max 和实际到达寄存器的时间tarr的差,TCP为时钟周期.要满足建立时间问题,必须使:

ts=treq max-tarr=(TCP-tsetup-tskewif)-tPD(max)=(TCP-tsetup-tskewif)-(tC-Q+tL+tInt)>0 (1)

由式(1)可知,正的时钟偏移使得ts减小,系统可达到的最大工作频率减小.

2)最小延时数据路径和时钟偏移的关系

如果Ci滞后Cf,即tskewif=tCi-tCf<0,则称时钟偏移为负时钟偏移.负时钟偏移可用于提高同步数字系统的最大工作频率,但是可能会导致最小延时路径的保持时间问题.定义th为要求信号实际到达寄存器的时间tarr与最早到达寄存器的时间treq min的差.要满足保持时间问题,必须使: th=tarr-treq min=(tC-Q+tL+tInt)-(thold+tskewif)>0 (2)

由式(2)可知,tskewif为负时,th减小,当th<0时,可能导致紊乱情况,将错误的数据信号锁存到寄存器中.

四、时钟树的经验结构及设计流程

一种有效的方法是缓冲器插入。加入缓冲器后，缓冲器本身会带来延时，但是由于它减小了线长，大大降低了线延时，所以总的延时还是减小了。

1、时钟树

时钟偏移过大会引起电路时序混乱,导致功能错误,因而在高速ASIC设计中,时钟偏移越来越受到设计者的关注[1]。由于带载能力的问题,时钟源信号不可能直接驱动寄存器,所以现在时钟网络的分布大都采用时钟树的架构[2-3],如何布好时钟树决定了电路的时钟偏移,因此时钟树综合成为芯片后端设计的重要一环。

2、结构

图3为一种广泛应用于超大规模集成电路设计中的时钟树结构[4].这种时钟树的结构设