两种利用FPGA产生m序列的算法分析
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并在每个上升沿对数据进行处理。RST 是复位信号，程
序 会 在 初 始 时 刻 自 动 进 行 一 次 复 位 操 作 ，将 系 统 初
59
列，由图 1 可以看出，两种算法所产生的 m 序列波形相
同，且在短时间内可视为随机序列。经过检测，确定两
Abstract：In order to produce m sequence with high performance and resource⁃saving，two algorithms based on FPGA，which
respectively named as Logic Description and IP Core Transfer，are provided，and the implementation steps of the two algorithms
自带 100 MHz 内部晶振，最高可以提供高达 300 MHz 的
运算速度。
收稿日期：2Biblioteka 13⁃11⁃19逻辑法Verilog HDL 为 IEEE 确 认 的 标 准 硬 件 描 述 语 言 。
逻辑法采用 Verilog HDL 语言，在逻辑层面对移位寄存
器 的 功 能 进 行 行 为 描 述 ，并 通 过 ISE 编 程 软 件 进 行
0
引
1
言
m 序列的实现算法
下 面 以 特 征 方 程 为 f (x) = 1 + x2 + x3 + x4 + x8 的 m 序
伪随机序列作为一种信号形式，具有良好的相关特
性和伪随机性，可应用于扩频通信和信号加密等领域。
列为例，分别介绍两种算法。
根据应用场合的不同，可以将伪随机序列设计成具有不
1.1
法两种算法，并详细介绍了两种算法的实现步骤。通过在 Xilinx 公司的 NEXYS3 开发板上进行设计和编程，对两种算法的可
行性进行了检测；并结合 ISE 编程软件的仿真功能和 Matlab 对算法的自相关性、硬件占用率和实现难度等性能进行了分
析。最终，了解到核调用法在 m 序列产生中的优越性。
关键词：m 序列；FPGA；IP 核；ISE
Seq_r[8]），Seq_r[8：1]}；
/******m 序列输出部分******/
always@（posedge clk_r or posedge RST）
if（RST）
else
Seq_r_r<=1′b0；
Seq_r_r<=Seq_r[0]；
assign Seq=Seq_r_r；
/******结束******/
are introduced. NEXYS3 developing platform from Xilinx Company is used to program and design. The feasibility of the two algo⁃
rithm os tested. Combine with the emulation facility of ISE program，the autocorrelation，hardware occupancy rate and implemen⁃
N
的周期为 T = 2 N - 1 时，称 {a i} 为 N 级 m 序列 [3]。
本 文 采 用 Xilinx 公 司 的 spartan⁃6 开 发 板 来 产 生 m
序 列 。 FPGA 因 其 高 速 的 计 算 速 度 和 简 便 的 编 译 步 骤
被越来越广泛的应用于数字信号处理领域。Spartan⁃6
tation difficulty of the Matlab are analyzed. Finally the advantages of IP Core Transfer in m sequence are comprehended.
Keywords：m sequence；FPGA；IP Core；ISE
同特性的序列，其中，m 序列便是应用最广泛的一种伪
随机序列 [1⁃2]。
m 序列是最长线性反馈移位寄存器序列的简称，由
N 级移位寄存器和模二加法器产生。对于一个 N 级移
位寄存器来说，最多可以有 2 N 个状态。由于全“0”状态
不会转入其他状态，所以线性移位寄存器的序列的最长
周期为 2 - 1。当 N 级线性移位寄存器产生的序列 {a i}
2014 年 3 月 1 日
第 37 卷第 5 期
Mar. 2014
Vol. 37 No. 5
现代电子技术
Modern Electronics Technique
58
两种利用 FPGA 产生 m 序列的算法分析
陈天成，王艳红
（烟台大学 光电信息科学技术学院，山东 烟台
摘
264000）
要：为了产生性能良好且节省硬件资源的 m 序列，分别提出了基于现场可编程门阵列（FPGA）的逻辑法和核调用
编译。
以下是产生 m 序列的 Verilog 程序代码：
/*****移位寄存器功能模拟部分*****/
reg [8：0]Seq_r；
always@（posedge clk_r or posedge RST）
if（RST）
else
Seq_r<=8′b10_000_000；
Seq_r<={ （ Seq_r[0] + Seq_r[2] + Seq_r[3] + Seq_r[4] +
中图分类号：TN919⁃34
文章编号：1004⁃373X（2014）05⁃0058⁃03
文献标识码：A
Two algorithm analysis of m sequence produced by FPGA
CHEN Tian⁃cheng，WANG Yan⁃hong
（School of Opto⁃electronic Science and Technology，Yantai University，Yantai 264000，China）
Copyright©博看网 . All Rights Reserved.
陈天成，等：两种利用 FPGA 产生 m 序列的算法分析
第5期
该程序中，clk_r 是时钟信号，作为敏感信号控制程
序 的 运 算 速 度 。 运 行 时 ，FPGA 自 动 检 测 它 的 上 升 沿 ，
序 会 在 初 始 时 刻 自 动 进 行 一 次 复 位 操 作 ，将 系 统 初
59
列，由图 1 可以看出，两种算法所产生的 m 序列波形相
同，且在短时间内可视为随机序列。经过检测，确定两
Abstract：In order to produce m sequence with high performance and resource⁃saving，two algorithms based on FPGA，which
respectively named as Logic Description and IP Core Transfer，are provided，and the implementation steps of the two algorithms
自带 100 MHz 内部晶振，最高可以提供高达 300 MHz 的
运算速度。
收稿日期：2Biblioteka 13⁃11⁃19逻辑法Verilog HDL 为 IEEE 确 认 的 标 准 硬 件 描 述 语 言 。
逻辑法采用 Verilog HDL 语言，在逻辑层面对移位寄存
器 的 功 能 进 行 行 为 描 述 ，并 通 过 ISE 编 程 软 件 进 行
0
引
1
言
m 序列的实现算法
下 面 以 特 征 方 程 为 f (x) = 1 + x2 + x3 + x4 + x8 的 m 序
伪随机序列作为一种信号形式，具有良好的相关特
性和伪随机性，可应用于扩频通信和信号加密等领域。
列为例，分别介绍两种算法。
根据应用场合的不同，可以将伪随机序列设计成具有不
1.1
法两种算法，并详细介绍了两种算法的实现步骤。通过在 Xilinx 公司的 NEXYS3 开发板上进行设计和编程，对两种算法的可
行性进行了检测；并结合 ISE 编程软件的仿真功能和 Matlab 对算法的自相关性、硬件占用率和实现难度等性能进行了分
析。最终，了解到核调用法在 m 序列产生中的优越性。
关键词：m 序列；FPGA；IP 核；ISE
Seq_r[8]），Seq_r[8：1]}；
/******m 序列输出部分******/
always@（posedge clk_r or posedge RST）
if（RST）
else
Seq_r_r<=1′b0；
Seq_r_r<=Seq_r[0]；
assign Seq=Seq_r_r；
/******结束******/
are introduced. NEXYS3 developing platform from Xilinx Company is used to program and design. The feasibility of the two algo⁃
rithm os tested. Combine with the emulation facility of ISE program，the autocorrelation，hardware occupancy rate and implemen⁃
N
的周期为 T = 2 N - 1 时，称 {a i} 为 N 级 m 序列 [3]。
本 文 采 用 Xilinx 公 司 的 spartan⁃6 开 发 板 来 产 生 m
序 列 。 FPGA 因 其 高 速 的 计 算 速 度 和 简 便 的 编 译 步 骤
被越来越广泛的应用于数字信号处理领域。Spartan⁃6
tation difficulty of the Matlab are analyzed. Finally the advantages of IP Core Transfer in m sequence are comprehended.
Keywords：m sequence；FPGA；IP Core；ISE
同特性的序列，其中，m 序列便是应用最广泛的一种伪
随机序列 [1⁃2]。
m 序列是最长线性反馈移位寄存器序列的简称，由
N 级移位寄存器和模二加法器产生。对于一个 N 级移
位寄存器来说，最多可以有 2 N 个状态。由于全“0”状态
不会转入其他状态，所以线性移位寄存器的序列的最长
周期为 2 - 1。当 N 级线性移位寄存器产生的序列 {a i}
2014 年 3 月 1 日
第 37 卷第 5 期
Mar. 2014
Vol. 37 No. 5
现代电子技术
Modern Electronics Technique
58
两种利用 FPGA 产生 m 序列的算法分析
陈天成，王艳红
（烟台大学 光电信息科学技术学院，山东 烟台
摘
264000）
要：为了产生性能良好且节省硬件资源的 m 序列，分别提出了基于现场可编程门阵列（FPGA）的逻辑法和核调用
编译。
以下是产生 m 序列的 Verilog 程序代码：
/*****移位寄存器功能模拟部分*****/
reg [8：0]Seq_r；
always@（posedge clk_r or posedge RST）
if（RST）
else
Seq_r<=8′b10_000_000；
Seq_r<={ （ Seq_r[0] + Seq_r[2] + Seq_r[3] + Seq_r[4] +
中图分类号：TN919⁃34
文章编号：1004⁃373X（2014）05⁃0058⁃03
文献标识码：A
Two algorithm analysis of m sequence produced by FPGA
CHEN Tian⁃cheng，WANG Yan⁃hong
（School of Opto⁃electronic Science and Technology，Yantai University，Yantai 264000，China）
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陈天成，等：两种利用 FPGA 产生 m 序列的算法分析
第5期
该程序中，clk_r 是时钟信号，作为敏感信号控制程
序 的 运 算 速 度 。 运 行 时 ，FPGA 自 动 检 测 它 的 上 升 沿 ，