第四章_微机总线技术与总线标准

B3
A4
B4
A5
B5
A6
B6
A7
B7
OE
T
19
锁存器
信息缓存〔有时也具有驱动才干〕
信息分别〔地址与数据分别〕
DI0
1
20
VCC
STB
DI 1
2
DI2
3
19
DO 0
18
DO1
DI0
DI3
4
17
DO2
DI1 OE
DO0 DO1
直通
坚持 高阻
DI 4
5 8282 16
DO 3
DI5
6
15
DO4
DI6
串行总线 同步 异步
6
计算机系统的四层总线结构
计算机系统
主板 CPU
运算器
控 制 器
寄存器
存储 芯片
I/O 芯片
扩展 接口板
扩展 接口板
①片内总线 单总线方式
其他 计算机 ②片(间)总线 系 统 三总线方式
③系统总线、 (系统)内总线 如ISA、PCI 其他 仪器 系 统 ④外部总线、 (系统)外总线 如并口、串口
9
多级总线
特征：高速外设和低速外设分开运用不同的总 线
优点：高效，进一步提高系统的传输带宽和数 据传输速率
缺陷：复杂
10
微机的典型多级总线结构
存储 总线 高速IO 总线
低速IO 总线
11
12
微机系统中的内总线〔插板级总线〕
13
微机系统中的外总线〔通讯总线〕
14
总线分类
片内总线
非通用总线
7
总线的组织方式
组织方式：单总线、双总线，多级总 线
单总线 特征：存储器和I/O分时运用同一总线 优点：结构复杂，本钱昂贵，易于扩
大 缺陷：带宽有限，传输率不高〔能够
形成物理长渡过长〕
8
双总线
特征：存储总线+I/O总线 优点：提高了总线带宽和数据传输速率，克
制单总线共享的限制，以及存储/IO访问速 度不分歧而对总线的要求也不同的矛盾 缺陷：CPU忙碌
机械总功线用 协如议接口尺寸、外形等
4
总线协议组件
5
总线分类
片内总线
非通用总线
按所处位置 芯片总线〔片间总线、元件级总线〔〕与详细芯
(数据传送范围) 系统内总线〔插板级总线〕
片有关〕
系统外总线〔通讯总线〕 通用规范总线
地址总线
按总线功用
数据总线
控制总线 同步
并行总线 半同步
按数据格式
异步
按时序关系 (握手方式)
数据总线宽度在很大水平上决议了计算机总 线的功用
地址总线的宽度那么决议了系统的寻址才干
24ቤተ መጻሕፍቲ ባይዱ
总线带宽
总线带宽(bus band width) 表示单位时间 内总线能传送的最大数据量〔bps/Bps〕
用〝总线速率×总线位宽/8=时钟频率×总 线位宽/(8×总线周期数)〞表示
总线位宽：数据信号线的数目，同一时辰传 输的数据位数
优点：全互锁方式牢靠性高，顺应性强
缺陷：控制复杂，交互的联络进程会影响系统 任务速度
地址信号
主设备 联络信号
从设备 联络信号
数据信号
① ②
③ ④
① 预备好接纳 〔M发送地址信号〕
②已送出数据 〔S发送数据信号〕
③已收到数据 〔M撤销地址信号〕
④完成一次传送 〔S撤销数据信号〕
37
半同步并行总线时序
第四章_微机总线技术与 总线标准
2021年7月30日星期五
第4章 总线技术与总线规范〔4课时〕 4.1 总线技术〔掌握〕 总线技术概述 总线仲裁 总线操作与时序 4.2 总线规范〔了解〕 片内AMBA总线 PCI系统总线 异步串行通讯总线
2
4.1 总线技术
总线是计算机系统中的信息传输通道，由系统中各个部 总线的特点在于公用性，总线由多条通讯线路〔线缆〕
STB OE
8282 锁存器 (1、2或3)
地址总线
T
OE
数据总线
8286 收发器
DATA
(1)
21
微机系统三总线
＋5V
CPU
MN/MX
INTA
8284 时钟
发生 器
RD CLK WR READY M/IO RESET
ALE BHE A19-A16
地 STB OE
8282 锁存器
A1 ~ A19
CB AB
地址、数据及读/写等控制信号可在时钟沿处改 动
优点：电路设计复杂，总线带严惩，数据传输 同步速时率钟快
地 址缺信陷号：时钟以最慢速设备为准，高速设备功用 将遭到影响 延时
数据信号
控制信号 36
异 特步点并：行系统总中线可时以没序有一致的时钟源，模块之
间依托各种联络〔握手〕信号停止通讯，以确 定下一步的举措
任一主控器Ci占用总线，使BB＝1，制止BG输入 主控器Ci没发央求(BRi=0)，却收到BG(BGINi＝l
向后传递(BGOUTi＝l) 当BR＝1，BB＝0时，仲裁器收回BG信号。此时，
设仲裁器自身也是一个主控器，如微处置器，那么 前BB＝0时，它可以占用一个或几个总线周期 假定Ci同时满足：本地央求(BRi=1)；BB=0；检测 出现了上升沿。接收总线。 Ci接收总线后，BG信号不再后传，即BGOUTi＝0
特点：同时运用主模块的时钟信号和从模块的联络信 号
优点：兼有同步总总线周线期 的速度和异步总线的牢靠性与顺
应性
T1
T2
T3TW
T4
✓CLK信号
CLK M/IO A19/S6～A16/S3
BHE/S7
0—读 I/O, 1—读存储器
BHE ，A1 9 ～A16
S7～S3
作为快速 设备的同 步时钟信
ALE
按所处位置 芯片总线〔片间总线、元件级总线〔〕与详细芯
(数据传送范围) 系统内总线〔插板级总线〕
片有关〕
系统外总线〔通讯总线〕 通用规范总线
地址总线
按总线功用
数据总线
控制总线 同步
并行总线 半同步
按数据格式
异步
按时序关系 (握手方式)
串行总线 同步 异步
15
三总线
MPU
冯•诺依曼 体系结构
RAM
ROM I/O接口
仲裁线 IN OUT 主设备1
IN OUT 主设备2
IN OUT 主设备3
IN OUT 主设备4
IN OUT 主设备5
总线
32
4.1.3 总线操作与时序
总线操作：计算机系统中，经过总线停止信息交 流的进程称为总线操作
总线周期：总线设备完成一次完整信息交流的时 间
读/写存储器周期 读/写IO口周期 DMA周期 中缀周期 多主控制器系统，总线操作周期普通分为四个阶
计算机系统通常包括不同种类的总线，在不同层次上为 之间提供通讯通路
采用总线的缘由: 非总线结构的N个设备的互联线组数为N*(N-1)/2 非总线结构的M发N收设备间的互联线组数为M*N 采用总线的优势 增加部件间连线的数量 扩展性好，便于构建系统 便于产品更新换代
3
总线要素
线路介质
7
14
DO5
DI7
8
13
DO6
OE
9
12
DO7
GND
10
11
STB
20
微机VCC系统的三总线结构
8284 时钟
RES RDY
GND 等待状态
发生器
MN/MX VCC
CLK READY
IO/M
RESET
INTA
RD
WR
DT/ R DEN CPU
ALE
AD0～AD7 A8～A19
GND
ADDR/DATA
30
总线仲裁器
串并行二维仲裁
央求BR 允许BG 忙BB
从下一设备 到下一设备
主模块1 主模块2 主模块3 主模块4 ……
综合了前两种仲裁方式的优点和缺陷
31
散 布总线式上总各线个设仲备裁都方有总式线仲裁模块
当任何一个设备央求总线，置〝总线忙〞形状，以 阻止其他设备同时央求
总线请求 总线忙
+5V
27
菊花链〔串行〕总线仲裁
总线仲裁器
允许BG 主控 模块1
主控 模块2
……
主控 模块N
央求BR
忙BB
特点：各主控模块共用央求信号线和忙信号线，其优 先级 别 由其在链式允许信号线上的位置决议； 优点：具有较好的灵敏性和可扩大性； 缺陷：主控模块数目较多时，总线央求照应的速度较慢；
28
三线任菊一花主控链器仲C裁i收原回理总线央求时，使BR＝1
号
READY
AD15～AD0 RD
DT /R
采样
地址输出 浮空
数据输入
✓Ready 信号可作 为慢速设 备的异步 联络信号
DEN
38
4.2 总线规范
总线规范包括： 逻辑规范：逻辑信号电平 时序规范 电气规范 机械规范 通讯协议
39
4.2片.1上S总O线C特的点片内总线
复杂高效
数 有些几个周期才干传输1个数据 总线带宽：总线每秒传输的字节数 同步方式 总线负载才干
23
总线宽度
总线宽度：笼统地说，就是总线所设置的通 讯线路〔线缆〕的数目。详细地说，就是总 线内设置用于传送数据的信号线的数目为数 据总线宽度，用于传输地址的信号线的数目 为地址总线宽度，如8位、16位、32位、64 位等
种类：有线〔电缆、光缆〕、无线 〔电磁波〕
特性
原始数据传输率
带宽
对噪声的敏理性：外部或外部搅扰
对失真的敏理性：信号和传输介质之
间的相总互线作信号用：惹有起效电平、传输方向/速率/格式
电气时功对用的衰功减等 总 总其率的线线它损时仲：敏序裁耗如理：：过性规规失则则控：通处制信讯置等双总号方线经的抵过联触络的传方方输式式介质
段 总线央求及仲裁阶段、寻址阶段、传数阶段和完
毕阶段 单个主控制器系统，那么只需求寻址和传数两个 33
总线主控制器的作用
总线系统的资源分配与管理 提供总线定时信号脉冲 担任总线运用权的仲裁 不同总线协议的转换和不同总线间数据传输
的缓冲
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总线时序
总线时序是指总线事情的协调方式，以完成 牢靠的寻址和数据传送
17
总线隔离与驱动
不操作时把功用部件与总线隔离 同一时辰只能有一个部件发送数据到总线上 提供驱动才干 数据发送方必需提供足够的电流以驱动多个
部件 提供锁存才干 具有信息缓存和信息分别才干
18
总线电路中常用器件
三态总线驱动器
A 0
B
驱动、隔离
0
单向、双向
8286
A1
B1
A2
B2
A3
29
并行仲裁
总线
C1
BR1 BG1
总线仲裁器 BR2
BG2 …
BRn BGn BB
C2
…
Cn
BCLK（总线时钟）
各主控器有独立的总线央求BR、总线允许BG，互不影响 总线仲裁器直接识别一切设备的央求，并向选中的设备Ci发BGi 特点：各主控模块有独立的央求信号线和允许信号线，其优先级别由总线 仲裁器外部模块判定； 优点：总线央求照应的速度快； 缺陷：扩大性较差；
总线时序类型 同步：一切设备都采用一个一致的时钟信号
来协调收发双方的定时关系 异步：依托传送双方相互制约的握手
(handshake)信号来完成定时控制 半同步：具有同步总线的高速度和异步总线
的顺应性
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同 步特点并行总线时序
系统运用同一时钟信号控制各模块完成数据传 输
普通一次读写操作可在一个时钟周期内完成， 时钟前、后沿区分指明总线操作周期的末尾和 完毕
RR EE SA ED
AD15-AD0 DEN DT/R
AD15
读写
读写
BHE 控制 A0 控制
读写 控制
TY
~
AD0
CSH
CSL
CS
奇地址存 偶地址存 I/O
储体
储体 接口
T
OE 8286
D7 ~ D0
收发器
DB
D15 ~ D8
总线的功用目的
总线时钟频率：总线上的时钟信号频率 总线宽度：数据线、地址线宽度 总线速率：总线每秒所能传输数据的最大次数。 总线速率=总线时钟频率/总线周期数 总线周期数：总线传送一次数据所需的时钟周期
那么PCI总线的带宽为：33.3×32/8=133M
或33.3×64/8=266MB/s
26
4.1总.2线总仲裁线(a仲rb裁itration)也称为总线判决，依据衔接到
总线上的各功用模块所承当义务的轻重缓急，预先或静 态地赋予它们不同的运用总线的优先级，当有多个模块 同时央求运用总线时，总线仲裁电路选出以后优先级最 高的那个，并赋予总线控制权 其目的是合理地控制和管理系统中多个主设备的总线央 求，以防止总线抵触 散布式(对等式)仲裁 控制逻辑分散在衔接于总线上的各个部件或设备中 协议复杂且昂贵，效率高 集中式(主从式)仲裁 采用专门的控制器或仲裁器 总线控制器或仲裁器可以是独立的模块或集成在CPU中 协议复杂而有效，但总体系统功用较低
总线复用；本钱、串扰； 时钟频率 总线偏离〔skew〕、兼容性
25
例
C
PU的前端总
线
(FSB)
频
率为40
0MH
z或80
0
线周期数为1/4(即1个时钟周期传送4次数据
64bit
那么FSB的带宽为400×64/(8×1/4)=1.28G
或800×64/(8×1/4)=2.56GB/s
PCI总线的频率为33.3MHz，位宽为32位或 周期数为1
AB CB DB
外设
哈佛体系结构 程序
DSP 数据
程序 数据
I/O接口
外设
程序地址 程序读总线 程序/数据写 数据读总线 数据写地址 数据读地址
16
典型总的线控的制控信制信号号
存储器写信号 存储器读信号 I/O写信号 I/O读信号 总线央求信号 总线授予信号 中缀央求信号 中缀应对信号 时钟信号 复位信号