基于FPGA芯片的电路系统功耗预测方法[发明专利]

(10)申请公布号
(43)申请公布日 (21)申请号 201510243868.9
(22)申请日 2015.05.13
G06F 19/00(2011.01)
G06Q 10/04(2012.01)
(71)申请人西安电子科技大学
地址710071 陕西省西安市太白南路2号
(72)发明人蔡觉平 同亚娜 毕文婷 宋喆喆
徐维佳
(74)专利代理机构陕西电子工业专利中心
61205
代理人
王品华 王喜媛
(54)发明名称
基于FPGA 芯片的电路系统功耗预测方法
(57)摘要
本发明公开了一种基于FPGA 芯片的电路系
统功耗预测方法，主要解决同类技术无法满足系
统热失效和可靠性分析要求的问题。

其实现步骤
为：1.依据功能对FPGA 内部资源进行模块划分，
确定建模最小单元；2.针对建模最小单元确定其
功耗影响因子；3.通过功耗影响因子与功耗间的
关系建立最小单元的功耗数学模型；4.对比数学
模型的预测值和硬件平台的实测值，验证数学模
型的精度；5.采用精度达标的数学模型计算各个
最小单元的功耗，将这些最小单元的功耗相加得
到基于FPGA 芯片的电路系统的总功耗。

本发明降
低了预测误差率，提高了预测精度，可用于基于各
个系列各个型号的FPGA 芯片的各种电路系统功
耗预测。

(51)Int.Cl.
(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书2页 说明书10页 附图2页
(10)申请公布号CN 104820787 A (43)申请公布日2015.08.05
C N 104820787
A
1.一种基于FPGA 芯片的电路系统功耗预测方法，包括如下步骤：
(1.1)依据功能将FPGA 内部资源划分为时钟网络CLOCK、逻辑LOGIC、嵌入式存储器RAM、数字信号处理DSP、锁相环PLL 和输入输出块IOB 这6个功能模块，并将其中的LOGIC 功能模块再分割为查找表LUT 和触发器FF 这2个子功能模块，将该2个子功能模块和其余的5个功能模块作为建模最小单元；
(1.2)根据步骤(1.1)确定的功耗预测的建模最小单元，借助FPGA 厂商提供的早期功耗分析仪EPE 软件获得各个最小单元的功耗影响因子的总个数n 和功耗影响因子x 1,x 2……x n ；
(1.3)根据最小单元的功耗影响因子与功耗间的关系，建立各个建模最小单元的功耗数学模型：
其中，i 表示第i 次取值和运算，x i 为第i 个功耗影响因子，f(x i )为由x i 拟合得到的函数；
(1.4)对FPGA 中的7个最小单元各自的影响因子逐一进行赋值，设计得到对应于这7个不同最小单元的测试向量，用该7个测试向量作为1组测试向量；
(1.5)将步骤(1.4)重复m 次，获得m 组测试向量，即得到7m 个测试向量；
(1.6)搭建基于FPGA 的硬件平台，将7m 个测试向量逐一下载到硬件平台的FPGA 芯片中，得到相应的硬件平台的7m 个功耗实测值；
(1.7)将步骤(1.4)中7个最小单元各自的影响因子代入步骤(1.3)中相应最小单元的功耗数学模型，得到7个最小单元各自的功耗预测值P，与硬件平台得到的7个功耗实测值P'对比，计算这7个最小单元各自的误差率Δ＝|P-P'|/P'；
(1.8)重复步骤(1.7)m 次，计算每个最小单元的m 次运算的均方根误差率：
若ε满足误差要求，即ε≤10％，则建模最小单元的功耗数学模型精度达标，无须修正；
若ε不满足误差要求，即ε>10％，则在建模最小单元的功耗数学模型中添加修正因子，以减小误差，直至ε满足误差要求；
(1.9)对于基于FPGA 芯片实现任意电路功能的系统，在进行实际电路设计之前，根据系统的参数指标要求，进行各个最小单元影响因子的配置，将各个最小单元影响因子的配置值代入到各个最小单元修正后的功耗数学模型中，预测该系统的各个最小单元的功耗，并将各个最小单元功耗相加得到系统的总功耗。

2.根据权利要求1所述的基于FPGA 芯片的电路系统功耗预测方法，其特征在于：所述步骤(1.3)中的f(x i )的拟合按如下步骤进行：
(2.1)打开EPE 软件某一最小单元的数据输入表，对第一影响因子x 1所在列的数据输入栏输入一系列呈等差数列分布的数据，且第一等差数列的公差d 1≠0；对其余影响因子
所在列数据输入栏分别输入一系列呈常数列分布的数据，获取此时的第一功耗P 1所在列的一系列数据，并定义第一等效功耗y(1)＝P 1；在MATLAB 软件中使用cftool 工具拟合y(1)与x 1的函数关系，得到第一函数f(x 1)；
(2.2)对第二影响因子x 2所在列的数据输入栏输入一系列呈等差数列分布的数据，且第二等差数列的公差d 2≠0；其余影响因子的数据输入与步骤(2.1)中的输入相同，获取此时的第二功耗值P 2所在列的一系列数据，将第一影响因子x 1所在列的一系列呈等差数列分布的数据分别代入第一函数f(x 1)，得到第一数列g(1)，并定义第二等效功耗y(2)＝P 2/g(1)；在MATLAB 软件中使用cftool 工具拟合y(2)与x 2的函数关系，得到第二函数f(x 2)；
(2.3)对第三影响因子x 3所在列的数据输入栏输入一系列呈等差数列分布的数据，且第三等差数列的公差d 3≠0；其余影响因子的数据输入与步骤(2.2)中的设定相同，获取此时的第三功耗值P 3所在列的一系列数据，将第二影响因子x 2所在列的一系列呈等差数列分布的数据分别代入第二函数f(x 2)，得到第二数列g(2)，并定义第三等效功耗y(3)＝P 3/(g(2)*g(1))，其中，*为乘号；在MATLAB 软件中使用cftool 工具拟合y(3)与x 3的函数关系，得到第三函数f(x 3)；
(2.4)对第n 影响因子x n 所在列的数据输入栏输入一系列呈等差数列分布的数据，且第n 等差数列的公差d n ≠0；其余影响因子的数据输入与前一步对第n-1影响因子操作中的设定相同，获取此时的第n 功耗值P n 所在列的一系列数据，将第n-1影响因子x n-1所在列的一系列呈等差数列分布的数据分别代入第n-1函数f(x n-1)，得到第n-1数列g(n-1)，并定义第n 等效功耗y(n)＝P n /(g(n-1)*g(n-2)……g(1))；在MATLAB 软件中使用cftool 工具拟合y(n)与x n 的函数关系，得到第n 函数f(x n )。

3.根据权利要求1所述的基于FPGA 芯片的电路系统功耗预测方法，其特征在于：所述步骤(1.6)中基于FPGA 的硬件平台的搭建方法为：在电源与FPGA 芯片间串联灵敏电阻，使用放大器放大流经灵敏电阻的电流，放大后的灵敏电阻的电流值采用单片机STM32F107的AD 采样获取，通过下式计算功耗实测值：
其中，I 为放大后的灵敏电阻的电流值，V 为电源电压，β为I 的放大倍数，R 为灵敏电阻的阻值。

基于FPGA芯片的电路系统功耗预测方法
技术领域
[0001] 本发明涉及电子元件技术领域，特别是涉及一种基于FPGA芯片的电路系统功耗预测方法，用于分析电路系统的热失效和可靠性。

背景技术
[0002] 目前FPGA芯片主要被Xilinx、Altera、Actel、Lattice等国外公司垄断，基于FPGA 芯片的电路系统的功耗引起的热失效和可靠性问题的研究也被这些公司作为重要技术机密进行保护。

为了能够深入研究基于FPGA芯片的电路系统的功耗引发的热失效和可靠性问题，必须找出能准确预测基于FPGA芯片的电路系统的功耗的有效方法。

然而，针对功耗预测这一问题，首先，现有的大部分软件工具只是基于电源管理的需求在板级电路上对系统进行整系统的总功耗预测，无法预测系统调用的FPGA内部各个资源模块的具体功耗分布情况，因此不能支持系统的热失效和可靠性分析；其次，极少数软件平台只能够粗略预测系统调用的FPGA内部各个资源模块的功耗大小，其精度不能达到进行热失效和可靠性分析的精度要求，因而缺乏工程实用价值。

发明内容
[0003] 本发明的目的在于针对上述现有技术的不足，提出一种基于FPGA芯片的电路系统功耗的预测方法，以满足基于FPGA芯片电路系统的热失效和可靠性分析要求。

[0004] 本发明的技术方案是：依据功能对FPGA芯片的内部资源进行模块划分，确定建模最小单元；针对最小单元借助FPGA厂商提供的早期功耗分析仪确定影响每个最小单元的功耗影响因子；通过功耗影响因子与功耗间的关系建立各个最小单元功耗的数学模型；对比数学模型的预测值和用于修正模型搭建的特定硬件平台测量得到的硬件平台的实测值，验证数学模型的精度；对基于FPGA芯片的电路系统的功耗预测采用精度达标的数学模型进行计算。

具体实施步骤如下：
[0005] (1)依据功能将FPGA内部资源划分为时钟网络CLOCK、逻辑LOGIC、嵌入式存储器RAM、数字信号处理DSP、锁相环PLL和输入输出块IOB这6个功能模块，并将其中的LOGIC 功能模块再分割为查找表LUT和触发器FF这2个子功能模块，将该2个子功能模块和其余的5个功能模块作为建模最小单元；
[0006] (2)根据步骤(1)确定的功耗预测的建模最小单元，借助FPGA厂商提供的早期功
耗分析仪EPE软件获得各个最小单元的功耗影响因子的总个数n和功耗影响因子x
1,x
2
……
x
n
；
[0007] (3)根据最小单元的功耗影响因子与功耗间的关系，建立各个建模最小单元的功耗数学模型：
[0008]
[0009] 其中，i表示第i次取值和运算，x i为第i个功耗影响因子，f(x i)为由x i拟合得
到的函数；
[0010] (4)对FPGA中的7个最小单元各自的影响因子逐一进行赋值，设计得到对应于这7个不同最小单元的测试向量，用该7个测试向量作为1组测试向量；
[0011] (5)将步骤(4)重复m次，获得m组测试向量，即得到7m个测试向量；[0012] (6)搭建基于FPGA的硬件平台，将7m个测试向量逐一下载到硬件平台的FPGA芯片中，得到相应的硬件平台的7m个功耗实测值；
[0013] (7)将步骤(4)中7个最小单元各自的影响因子代入步骤(3)中相应最小单元的功耗数学模型，得到7个最小单元各自的功耗预测值P，与硬件平台得到的7个功耗实测值P'对比，计算这7个最小单元各自的误差率Δ＝|P-P'|/P'；
[0014] (8)重复步骤(7)m次，计算每个最小单元的m次运算的均方根误差率：
[0015]
[0016] 若ε满足误差要求，即ε≤10％，则建模最小单元的功耗数学模型精度达标，无须修正；
[0017] 若ε不满足误差要求，即ε>10％，则在建模最小单元的功耗数学模型中添加修正因子，以减小误差，直至ε满足误差要求；
[0018] (9)对于基于FPGA芯片实现任意电路功能的系统，在进行实际电路设计之前，根据系统的参数指标要求，进行各个最小单元影响因子的配置，将各个最小单元影响因子的配置值代入到各个最小单元修正后的功耗数学模型中，预测该系统的各个最小单元的功耗，并将各个最小单元功耗相加得到系统的总功耗。

[0019] 与现有技术相比，本发明具有以下优点：
[0020] 1.本发明通过对FPGA芯片内部资源进行模块划分，确定建模最小单元，建立各个最小单元的功耗数学模型，从而在基于FPGA芯片的电路系统中，根据系统的参数指标要求，进行各个最小单元影响因子的配置和各个最小单元的功耗计算，预测得到系统调用的FPGA内部各个资源模块的功耗分布情况；
[0021] 2.本发明通过将系统各个最小单元的功耗相加得到系统的总功耗，因而在对基于FPGA芯片电路系统的功耗预测时，既能够针对整个系统的总功耗进行预测，又能够针对系统调用的FPGA内部各个资源模块的功耗分布情况进行预测；
[0022] 3.本发明由于将对基于FPGA芯片电路系统的功耗的预测误差率设定在10％以内，相对于同类技术大大减小了预测误差率，解决了同类技术无法满足系统热失效和可靠性分析要求的问题。

[0023] 下面结合附图、附表和实施例对本发明作进一步说明。

附图说明
[0024] 图1为本发明的实现流程图；
[0025] 图2为本发明中对FPGA芯片的模块划分示意图；
[0026] 图3为本发明中硬件平台的电路实现原理图。

具体实施方式
[0027] 本实施例采用的FPGA样片是Altera公司的Cyclone IV GX系列的EP4CGX22C型号芯片。

该芯片是Altera公司推出的低功耗低成本系列产品，其体系结构包括150K垂直
排列的逻辑单元、以M9K模块形式排列的6.5M bits的嵌入式存储器以及360个18×18嵌入式乘法器，芯片的逻辑和走线内核架构周围是I/O单元和锁相环。

[0028] 参照图1，本发明对用所述FPGA芯片的电路系统的功耗进行预测的步骤如下：[0029] 步骤1：对芯片内部资源进行模块划分
[0030] 如图2所示，依据功能将FPGA样片内部资源划分为时钟网络CLOCK、逻辑LOGIC、嵌入式存储器RAM、数字信号处理DSP、锁相环PLL和输入输出块IOB这6个功能模块，并将其中的逻辑LOGIC功能模块再分割为查找表LUT和触发器FF这2个子功能模块，将该2个子功能模块和其余的5个功能模块作为建模最小单元。

[0031] 步骤2：确定最小单元的影响因子
[0032] 以最小单元查找表LUT为例，通过早期功耗分析仪EPE软件查看其提供的影响LUT 功耗的参考影响因子，若LUT的功耗值随参考影响因子的取值改变而改变，则确认该参考影响因子为LUT的功耗影响因子；
[0033] 确认后的LUT的影响因子为资源使用数量LUTs、时钟频率Clock_Freq、信号翻转率Toggle和平均扇出Average_Fanout；
[0034] 其余最小单元影响因子的确定可类比查找表LUT最小单元影响因子的确定。

[0035] 步骤3：建立最小单元的功耗数学模型
[0036] 以最小单元查找表LUT为例，为探究步骤2中查找表LUT的4个影响因子对查找表LUT功耗的影响，本实例采用降维拟合算法，分步拟合功耗与每一个影响因子间的函数关系，分别得到资源使用数量函数f(LUTs)、时钟频率函数f(Clock_Freq)、信号翻转率函数f(Toggle)和平均扇出函数f(Average_Fanout)，最终得到查找表LUT的功耗数学模型：[0037] P＝f(LUTs)*f(Clock_Freq)*f(Toggle)*f(Average_Fanout)，其中，*为乘号；[0038] 以下是以最小单元查找表LUT为例，分步拟合得到资源使用数量函数f(LUTs)、时钟频率函数f(Clock_Freq)、信号翻转率函数f(Toggle)和平均扇出函数f(Average_ Fanout)的过程。

需要说明的是，查找表LUT的4个影响因子在以下步骤中的取值均应根据其物理意义和属性在各自相应的取值范围内任意选取，其实现步骤如下：
[0039] (3.1)打开EPE软件的LUT的数据输入表，对资源使用数量影响因子LUTs所在列的数据输入栏输入表1所示的一系列呈等差数列分布的数据，且资源使用数量等差数列的公差d
LUTs
≠0；对其余影响因子所在列数据输入栏分别输入表1所示的一系列呈常数列分
布的数据，获取此时的资源使用数量功耗Total
1
所在列的一系列数据，并定义资源使用数
量等效功耗Total
1'＝Total
1
；在MATLAB软件中使用cftool工具拟合Total
1
'与LUTs的
函数关系，根据软件生成的报告，得资源使用数量函数：[0040] f(LUTs)＝2.668E-005*LUTs-6.636E-017
[0041] 其中，E为科学记数法符号，E-017代表10-17，*为乘号。

[0042] 表1 资源使用数量样本数据
[0043]
[0044] (3.2)打开EPE软件的LUT的数据输入表，对时钟频率影响因子Clock_Freq所在列的数据输入栏输入表2所示的一系列呈等差数列分布的数据，且时钟频率等差数列的公
差d
Clock_Freq
≠0；其余影响因子的数据输入与步骤(3.1)中的输入相同，获取此时的时钟频
率功耗Total
2
所在列的一系列数据，将资源使用数量影响因子LUTs所在列的一系列呈等差数列分布的数据分别代入资源使用数量函数f(LUTs)，得到资源使用数量数列g(LUTs)，
并定义时钟频率等效功耗Total
2'＝Total
2
/g(LUTs)；在MATLAB软件中使用cftool工具
拟合Total
2
'与Clock_Freq的函数关系，根据软件生成的报告，得时钟频率函数：[0045] f(Clock_Freq)＝0.009999*Clock_Freq+2E-010
[0046] 其中，*为乘号，E-010代表10-10。

[0047] 表2 时钟频率样本数据
[0048]
[0049] (3.3)打开EPE软件的LUT的数据输入表，对信号翻转率影响因子Toggle所在列的数据输入栏输入表3所示的一系列呈等差数列分布的数据，且信号翻转率等差数列的公
差d
Toggle
≠0；其余影响因子的数据输入与步骤(3.2)中的输入相同，获取此时的信号翻转
率功耗Total
3
所在列的一系列数据，将时钟频率影响因子Clock_Freq所在列的一系列呈等差数列分布的数据分别代入时钟频率函数f(Clock_Freq)，得到时钟频率数列g(Clock_
Freq)，并定义信号翻转率等效功耗Total
3'＝Total
3
/(g(Clock_Freq)*g(LUTs))，其中，*
为乘号；在MATLAB软件中使用cftool工具拟合Total
3
'与Toggle的函数关系，根据软件生成的报告，得信号翻转率函数：
[0050] f(Toggle)＝Toggle+9.48E-017
[0051] 其中，E-017代表10-17。

[0052] 表3 信号翻转率样本数据
[0053]
[0054] (3.4)打开EPE软件的LUT的数据输入表，对平均扇出影响因子Average_Fanout 所在列的数据输入栏输入表4所示的1、2、3和4这四个离散值的循环数据；其余影响因子的数据输入与步骤(3.3)中的输入相同，获取此时的平均扇出功耗Total
4
所在列的一系列数据，将信号翻转率影响因子Toggle所在列的一系列呈等差数列分布的数据分别代入信号翻转率函数f(Toggle)，得到信号翻转率数列g(Toggle)，并定义平均扇出等效功耗
Total
4'＝Total
4
/(g(Toggle)*g(Clock_Freq)*g(LUTs))，由表4可知，Average_Fanout的
离散取值一一对应了相应的平均扇出等效功耗值，故可直接写出平均扇出函数：
[0055]
[0056] 表4平均扇出样本数据
[0057]
[0058] 由上述4个函数关系式得到LUT 的功耗数学模型为：
[0059]
[0060] 其余最小单元均可参考查找表LUT 的功耗数学模型的建立过程，得到形如
的功耗数学模型，其中，P 为最小单元的功耗，n 为最小单元的功耗影响因子总
数，i 为分步拟合中的第i 步拟合，x i 为最小单元的第i 个功耗影响因子，f(x i )为分步拟合中的第i 步拟合得到的函数。

[0061]
步骤4：测量最小单元的硬件平台功耗
[0062] (4.1)搭建硬件平台
[0063] 如图3，在电源与FPGA 芯片间串联灵敏电阻，使用放大器放大流经灵敏电阻的电流，放大后的灵敏电阻的电流值采用单片机STM32F107的AD 采样获取，硬件平台的功耗实测值通过下式计算得到：
[0064]
[0065]
其中，I 为放大后的灵敏电阻的电流值，V 为电源电压，β为I 的放大倍数，R 为灵敏电阻的阻值。

[0066] (4.2)设计第一测试向量
[0067] 本实例使用Quartus II软件用Verilog硬件描述语言设计第一测试向量对查找表LUT进行模拟调用和参数赋值，使得查找表LUT的4个影响因子分别得到以下赋值：LUTs ＝5000、Clock_Freq＝50、Toggle＝12.5％、Average_Fanout＝3；
[0068] (4.3)设计第二测试向量
[0069] 使用Quartus II软件用Verilog硬件描述语言设计第二测试向量对查找表LUT再次进行模拟调用和参数赋值，使得查找表LUT的4个影响因子分别得到以下赋值：LUTs＝10000、Clock_Freq＝100、Toggle＝12.5％、Average_Fanout＝3；
[0070] (4.4)获取硬件平台实测值
[0071] 将步骤(4.2)和步骤(4.3)中LUT的第一测试向量和第二测试向量分别下载到硬件平台的FPGA芯片中，按照步骤(4.1)中的功耗实测值的计算公式P'得到相应的功耗实测值分别为108mW和150mW；
[0072] 需要说明的是，本发明对基于FPGA芯片的电路系统功耗的预测不包含FPGA芯片本身由于制造工艺引入的漏电功耗，但硬件平台在测量实际功耗时总会引入芯片本身的漏电功耗，本实例所用FPGA芯片的漏电功耗为95mW，因而查找表LUT的第一功耗实测值和第二功耗实测值应分别为108-95＝13mW和150-95＝55mW。

[0073] 本实施例仅设计了2个测试向量作以示意，在本发明的实际运用中，应对最小单元设计m个测试向量，并相应获取m个硬件平台实测值，其具体实现方法可类比步骤(4.2)、(4.3)和(4.4)。

[0074] 步骤5：计算误差率
[0075] (5.1)计算第一误差率
[0076] 将步骤(4.2)中查找表LUT的影响因子的取值代入到步骤3得到的LUT的功耗数学模型，得第一功耗预测值12mW，由该功耗预测值和第一功耗实测值计算出第一误差率Δ＝|12-13|/13＝7.7％；
[0077] (5.2)计算第二误差率
[0078] 将步骤(4.3)中查找表LUT的影响因子的取值代入到步骤3得到的LUT的功耗数学模型，得第二功耗预测值50mW，由该功耗预测值和第二功耗实测值计算出第二误差率Δ＝|50-55|/55＝9.1％；
[0079] (5.3)计算均方根误差率
[0080] 根据步骤(5.1)和步骤(5.2)的结果，计算得到2次运算的均方根误差率
[0081] (5.4)判断均方根误差率的精度是否满足要求
[0082] 设定均方根误差率的精度要求为ε≤10％；
[0083] 根据步骤(5.3)，ε满足设定的误差率的精度要求，因而步骤3中查找表LUT的功耗数学模型P的精度达标，无须进行模型修正。

[0084] 本实施例仅计算了2个误差率，在本发明的实际运用中，应对步骤4中的m个测试向量计算得到m个功耗预测值，并与步骤4中得到的m个硬件平台实测值相比较，计算得到m个误差率，最后对m个误差率求解均方根误差率，并进行精度判断。

[0085] 步骤6：预测基于FPGA芯片电路系统的功耗
[0086] (6.1)设定电路系统的指标要求
[0087] 预测基于FPGA芯片实现的一款存储器的功耗，该存储器的设计指标要求为：数据位宽1bit，地址位宽13bits，深度8192bits，时钟频率100MHz；
[0088] (6.2)配置电路系统调用的最小单元的影响因子
[0089] 为了实现步骤(6.1)所述指标的存储器的功能，需要调用FPGA芯片中的嵌入式存储器RAM、时钟网络CLOCK和输入输出块IOB这3个功能模块；
[0090] 参照步骤2确定出各最小单元各自的影响因子；
[0091] 根据步骤(6.1)所述指标，结合这3个最小单元的常用设置，分别进行3个最小单元各自的影响因子的配置：
[0092] (6.2.1)对嵌入式存储器RAM的配置如下：
[0093] 类型RAM_Type为M9K，
[0094] 数量RAM_Blocks为8，
[0095] 数据位宽Data_Width为1，
[0096] 深度RAM_Depth为8192，
[0097] 端口模式RAM_Mode为单端口，
[0098] 时钟频率RAM_Clock_Freq为100MHz，
[0099] 使能率Enable为100％，
[0100] 写百分比Write为100％；
[0101] (6.2.2)对时钟网络CLOCK的配置如下：
[0102] 时钟网络CLOCK的时钟频率Clock_Freq为100MHz，
[0103] 总扇出Total_Fanout为16，
[0104] 全局使能百分比Global_Enable为100％；
[0105] (6.2.3)输入输出块IOB的配置为：
[0106] 输入输出标准I\O_standard为2.5V，
[0107] 输入管脚数Input_Pins为23，
[0108] 输出管脚数Output_Pins为8，
[0109] 输出使能率OE为100％，
[0110] 翻转率Toggle为12.5％；
[0111] (6.3)电路系统的功耗预测
[0112] 将步骤(6.2)中这3个最小单元的影响因子的配置值分别代入到这3个最小单元各自的功耗数学模型，计算得到嵌入式存储器RAM、时钟网络CLOCK和输入输出块IOB 3个最小单元的功耗值分别为5mW，1mW和9mW，存储器的总功耗为5+1+9＝15mW，考虑芯片的漏电功耗则系统总功耗为15+95＝110mW；
[0113] 3个最小单元的功耗数学模型可参照步骤3获得。

[0114] 以上描述仅是本发明的一个具体实例，本发明的思想和方法不局限于基于某一款FPGA芯片的某一个电路系统的功耗预测，其适用于基于各个系列各个型号的FPGA芯片的各种电路系统的功耗预测，显然对于本领域的专业人员来说，在了解了本发明内容和原理后，都可能在不背离发明原理、结构的情况下，进行形式和细节上的各种修正和改变，但是
这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

图1
图2
图3。