第四章 8086内部结构和时序

2.多级时序信号的关系 (1)机器周期,时钟周期和时钟脉冲三级时序信 号关系.P164 图5-6 (2)时序系统的组成 P164 图5-7 (三)8086的时序和操作 1. 总线周期:CPU和外部系统的信息交换是通过 总线进行的,BIU完成一次总线操作所需的时间 特点:1)由4个时钟周期组成,T1, T2, T3和 T4. 2)与机器周期区别:总线周期是根据要求提出的 3)空闲周期为一系列T1状态 4) Tw 等待状态
4.电源线VCC和地线GNE 三,最大模式的引脚功能 (1)S2,S1,S0 总线周期状态信号 特点:三态输出. 作为总线控制器8288的输入, 产生7个控制信号. (2)QS1 ,QS0 指令队列状态信号 特点:输出 作用见 P160 表5-3 (3)LOCK 总线封锁信号 特点:三态输出,低电平有效.常用于软件设置, 在指令上加前缀LOCK,保证这条指令执行的 过程中不被中断.
(1)指令周期:完成一条指令所有操作所需时间. 特点:指令周期长短不一 (2)机器周期:将指令分成一些基本操作,而 完成基本操作所需的基本时间. 特点:不同的机器周期的长短可以不同. 不同的机器周期完成不同的操作. (3)时钟周期:将机器周期分成相等的时间段, 每一个时间段,用一电平信号宽度对应. 特点:时钟周期通常能完成CPU中最长微操作. (4)时钟脉冲信号: 由时钟发生器产生,作为 时序系统的基本定时信号.
8284
STB 8282 (三片) OE
BHE
存储器
I/O芯片
8286 (两片) T OE
数据总线 D15~ D0
8284
MN/MX CLK S0 READY S1 RESET S2 8086 A19~A16 AD15~AD0 BHE RQ/GT0
CLK INTA S0 S1 8288 S2 DEN DT/R ALE STB 8282 (三片) OE
特点:硬件设备增加少,功能部件分开 效率成倍提高 (顺序执行方式相比) 2.分类 (1) 运算操作流水线 指令流水线 处理器间级流水线 (2)单功能流水线 多功能流水线
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2. A19/S6 A16/S3 地址/状态复用总线 特点:在T1期间,作为地址总线,访问内存— 高4位,访问I/O端口—保持为'0';在其他期 间, 作为状态总线,S6为0,指示8086与总线相连, S5指示当前中断允许标志位IF的设置. S4 S3 当前使用的段寄存器 0 0 当前正在使用ES 0 1 当前正在使用SS 1 0 当前正在使用CS 1 1 当前正在使用DS
(二)重叠执行方式 1.一次重叠执行方式 2.二次重叠执行方式 3.先进控制方式下的一次重叠执行方式 4.8086采用的重叠方式 (三)流水线执行方式 1.流水线的概念 基于重叠,更大程度上的重叠. 将一条指令的执行过程分解为取指令,指令译 码,取操作数和执行四个子过程,每个子过程 对应部件的输出端有一个锁存器,使其能独立 工作.这就是流水线.
2)写周期的时序(最小模式) P167 图5-11 与读周期的时序类似,略有区别: (1)DT/R输出高电平,一直保持到总线结束 4 (2)在T2状态,发出数据,并保持到T4状态 6 (3)WR有效,并保持到T4状态 7 (4)T3状态,外设的等待状态产生电路向CPU 发一个READY信号时,执行实际写操作 9 3)总线保持的时序 P168 图5-12 (1)每个时钟周期的上升沿检测HOLD信号 (2)在T4或空闲 T1的下降沿,CPU响应
RQ/GT0 S0 8089 S1 S2 AD15~AD0 A19~A16
存储器
I/O芯片
8286 (两片) T OE
数据总线 D15~ D0
CPU控制方式
一,时序控制方式与时序系统 微操作与时序信号之间采取何种关系来协 调各部件工作…………时序控制方式 (一)同步控制方式 描述:各项操作由统一的时序信号进行同步 控制. 各种微操作在规定的时间内完成. 时钟频率的选择主要取决于CPU内部操作. (二)多级时序系统 1.多级时序的概念 将时序划分为几级
(5)READY 准备就绪信号 特点:输入,高电平有效.为1时,表示访 问的设备准备好传送数据. (6)INTR 可屏蔽中断请求信号 特点:输入,高电平有效 (7)INTA中断响应信号 特点:输出,低电平有效.两个连续的负脉 冲构成一个中断响应周期 (8)NMI 不可屏蔽中断请求 特点:输入,上升沿触发,不受IF的影响.
2. 系统的复位和启动 RESET 1)RESET引脚为高电平 内部RESET变高 2)接下来的下降沿使三态门输出为无效状态 3)接下来的上升沿使三态门输出为高阻状态 3 总线操作 1)读周期的时序(最小模式) P166 图5-10 T1状态: (1)M/IO 整个总线周期保持有效 (2)20位地址和BHE输出 (3)ALE 正脉冲,允许锁存 (4)DT/R输出低电平,一直保持
(3)HLDA=1,所有的三态输出线进入高阻状态. (4)操作完毕后HOLD=0,下个上升沿检测到. (5)同一个时钟周期的下降沿,HLDA=0ቤተ መጻሕፍቲ ባይዱ(6)CPU需要执行总线操作,结束高阻状态. 二,指令执行控制方式 (一)顺序执行控制方式 取指k 分析k 执行k 取指k +1 分析k+1 特点:(1)控制简单,省设备 (2)运算慢且功能部件利用率低
(4)RQ/GT1 RQ/GT0 总线请求/总线请 求允许信号 特点:双向,低电平有效 总线请求和总线请求允许信号在同一 引线上,方向相反
四,8086最小模式系统
VCC
MN/MX CLK RD READY WR RESET M/IO 8086 ALE A19~A16 BHE AD15~AD0 DEN DT/R INTA
T2状态: (5)输出状态信息 (6) AD15AD0为高阻状态 (7)RD有效,并保持到T4状态 (8)DEN有效,允许传送数据 T3状态和Tw状态: (9)设备向CPU发出READY信号,有效数据 (10)READY为低电平,插入TW T4状态: (11)在T4状态开始的时钟脉冲下 降沿把数据读入CPU (12)完成数据传输,存储器和I/O的总线驱动 器处于高阻,准备下个总线周期或空闲状态.
第四章 8086内部结构和时序
目的: 1.了解CPU的引脚以及其功能 2.掌握8086的内部时序
第一节 8086CPU引脚功能
一,8086CPU的引脚特点 (见图5-2 P156) 1.40条引脚,双列直插式封装 2.分时复用总线 3.两种工作方式 最小模式 最大模式 二,最小模式下各引脚的功能 1.AD15AD0 地址/数据总线 特点:双向,三态功能,分时复用.在T1期间地 址输出(锁存),在T2T3期间,读周期—高阻, 写周期—传送数据
(9)TEST 等待测试信号 特点:输入,低电平有效.CPU执行WAIT指令时, 每隔5个时钟周期对TEST进行一次测试.为1时, 则CPU处于空闲等待状态. (10)RESET 复位信号 特点:输入,高电平有效.至少保持4个时钟周期 复位后,(CS)=0FFFFH,其他均为0. (11)ALE 地址锁存允许信号 特点:输出,高电平有效.在T1时,ALE产生正 脉冲,利用其下降沿将地址信息锁存.
(12)DT/R 数据发送/接受控制信号 特点:三态输出,控制数据总线收发器的传送方向 DT/R为1时,发送数据,完成写操作; DT/R为0时,接受数据,完成读操作. (13)DEN 数据允许信号 特点:三态,输出,低电平有效.作为数据收发器 的选通控制信号,在DMA方式时,处于高阻 (14)HOLD 总线保持请求信号 特点:输入,高电平有效.有多个主控设备时,就 用HOLD请求信号
3 控制总线
(1)BHE/S7高8位数据总线允许/状态复用总线 特点:三态输出,低电平有效,T1周期输出 作为选通信号,与A0配合表示总线使用情况.
D7~D0 奇存储体 BHE CE CE A0 A19~A1 D15~D8 偶存储体
说明: (a)从奇地址读一字节,系统自动产生BHE为0. (b)规则字:从偶地址开始的字. 一个总线周期 非规则字:从奇地址开始的字. 两个总线周期 (2) RD 读信号 特点:三态输出,低电平有效 (3) WR 写信号 特点:三态输出,低电平有效 (4) M/IO 存储器或I/O端口选择控制信号 特点:三态输出 为1时,访问存储器,为0时, 访问I/O端口,DMA方式:高阻
(15)HLDA 总线保持响应信号 特点:输出,高电平有效.HLDA=1,表示CPU响 应其他部件的总线请求,并通知请求的设备可以 使用总线. (16)MN/MX 工作方式选择信号 特点:输入. MN/MX =1 最小方式 MN/MX =0 最大方式 (17)CLK 主时钟信号 特点:输入. 与8284的时钟输出端CLK相连. 占空比为33%.