EDA设计基本组合电路

常用组合电路设计实例1 3线-8线译码器一、设计任务：描述一个3线-8线译码器，使能端为g1、g2a、g2b，地址选择端为a、b、c，输出端为总线y。

二、算法设计：用case语句描述电路，利用真值表辅助，很容易编写出程序。

三、端口图：四、实验原程序：decoder3_8.vhdlibrary ieee;use ieee.std_logic_1164.all;--库函数声名entity decoder3_8 isport(a,b,c,g1,g2a,g2b:in std_logic;y:out std_logic_vector(7 downto 0));end ; --实体即输入输出端口定义architecture rtl of decoder3_8 is --结构体描述signal dz:std_logic_vector(2 downto 0);begindz<=c&b&a;process(dz,g1,g2a,g2b )beginif (g1='1' and g2a='0' and g2b='0') thencase dz iswhen "000"=>y<="11111110";when "001"=>y<="11111101";when "010"=>y<="11111011";when "011"=>y<="11110111";when "100"=>y<="11101111";when "101"=>y<="11011111";when "110"=>y<="10111111";when "111"=>y<="01111111";when others=>y<="XXXXXXXX";end case;elsey<="11111111";end if;end process;end;五、时序仿真结果图：--程序描述的3-8线译码器与中小规模集成电路74LS138功能相同。

实例2 优先编码器一、设计任务：描述一个优先编码器。

该电路有8个输入端d(8位)，3个输出端y(3位)。

二、算法设计：用if语句描述电路，利用真值表辅助，编写出程序。

三、端口图：四、真值表真值表五、实验源程序encoder.vhdlibrary ieee;use ieee.std_logic_1164.all;entity encoder isport(d:in std_logic_vector(0 to 7);y:out std_logic_vector(0 to 2));end ;architecture a of encoder isbeginprocessbeginif d(7)='0' then y<="000";elsif d(6)='0' then y<="001";elsif d(5)='0' then y<="010";elsif d(4)='0' then y<="011";elsif d(3)='0' then y<="100";elsif d(2)='0' then y<="101";elsif d(1)='0' then y<="110";elsif d(0)='0' then y<="111";end if;end process;end;--由优先编码器的真值表可知，输入信号d7的优先权最高，只要d7=0，无论其他为何值，输出都由d7决定。

--vhdl语言可用if语句描述优先权特性，在if语句中最先描述d7这个优先编码条件。

优先级别越低，在语句中描述的顺序越靠后。

实例3 二-十进制BCD译码器一、设计任务：设计一个二-十进制BCD译码器。

译码器输入din为4位二进制数，输出为以4位二进制数表示的两个十进制数a、b。

二、算法设计：用行为描述模式描述译码器。

三、源程序v2_10bcdymq.vhdlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;entity v2_10bcdymq isport(din:in integer range 15 downto 0;a,b:out integer range 9 downto 0);end ;-- integer为整数数据类型，要使用关键字integer range（数值范围）。

architecture a of v2_10bcdymq isbeginp1:processbeginif din<10 thena<=din;b<=0;elseb<=1;end if;end process p1;end;实例4 四选一数据选择器一、设计任务：描述一个四选一数据选择器电路，令a、b、c、d为输入信号，e1,e2为选择信号，fout为输出信号。

二、算法设计用case语句描述。

在VHDL语言中描述一个2选一的多路选择器的方法有多种，例如：在一个进程中使if-when-else语句；在一个进程中使用case语句；使用with select构造或使用结构VHDL。

推荐的使用方法是使用when else构造，这样在VHDL代码中只用1行就可以描述2选1多路选择器。

例如：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX2 ISPORT(A,B,SEL: IN STD_LOGIC;Q: OUT STD_LOGIC);END;ARCHITECTURE A OF MUX2 ISBEGINQ <= A WHEN SEL=’0’ELSE B;END;三、实验源程序一mux4.vhd－用when-else语句library ieee;use ieee.std_logic_1164.all;entity mux4 isport(a,b,c,d,e1,e2:in bit;fout:out bit);end mux4;--e1,e2为选择信号，当e1e2=" 00"，a输出；当e1e2=" 01"，b输出；当e1e2=" 10"，c输出，--当e1e2=" 11"，d输出。

architecture a of mux4 isbeginfout<= a WHEN e1&e2="00" ELSE--&并置符，不是逻辑运算符b WHEN e1&e2="01" ELSEc WHEN e1&e2="10" ELSEd WHEN e1&e2="11" ELSE'0' ;end a ;也可用以下程序仿真：use ieee.std_logic_1164.all;entity mux4 isport(a,b,c,d,e1,e2:in std_logic;fout:out std_logic);end mux4;architecture a of mux4 issignal s: std_logic_vector(1 downto 0);begins<=e1&e2;fout<= a WHEN s="00" ELSEb WHEN s="01" ELSEc WHEN s="10" ELSEd WHEN s="11" ELSE'0' ;end a ;四、时序仿真结果：实验源程序二：mux4_case.vhd—用case 语句library ieee;use ieee.std_logic_1164.all;entity mux4_case isport(a,b:in std_logic;din:in std_logic_vector(0 to 3);q:out std_logic);end ;architecture a of mux4_case issignal sel:std_logic_vector(0 to 1);beginprocess(a,b,din) --敏感信号列表省略也可通过编译beginsel<=a&b;case sel is -- case顺序语句置于并发语句process的内部。

case 顺序语句按书写顺序执行。

when"00"=>q<=din(0);when"01"=>q<=din(1);when"10"=>q<=din(2);when"11"=>q<=din(3);when others=>q<='Z';-- std_logic数据类型，除’0’、’1’外，还有其他值，用others穷尽所有可能的组合值。

end case;end process;end ;实验源程序三：mux4_2.vhd—用with select 语句library ieee;use ieee.std_logic_1164.all;entity mux4_2 isport(a,b:in std_logic;input:in std_logic_vector(3 downto 0);s:out std_logic);end ;architecture with_select of mux4_2 issignal sel:std_logic_vector(1 downto 0);beginsel<=a&b;--下面是并行选择信号赋值语句。