DSP第2章'C54x的硬件结构1(精)
TMS320C54DSP原理应用第2章_图文.
第2章TMS320C54x的CPU结构和存储器配置2.1 TMS320C54x DSP的结构2.2 TMS320C54x的总线结构2.3 TMS320C54x的CPU结构2.4 TMS320C54x存储器和I/O空间2.1 TMS320C54x DSP的结构2.1.1 TMS320C54x DSP的基本结构图2-1和图2-2给出了TMS320C54x的两种结构框图。
图2-1 TMS320C54x 的组成框图PAB PB CAB CB DAB DB EAB EB MUX T Register EXP Encoder Miltiplier FractionalZero Sat RoundA(40B(40COMP TRN TCMSW/LSW SelectBarrel ShifterARAU0.ARAU1AR0~AR7ARP.BK.DP.SPPC.IPTR.RC.BRC.RSA.REASystem Control interface Program Address Generation Logic(PAGENData Address Generation Logic (PAGENMemory and External Interface Peripheral InterfaceX D ABSign ctrSign ctrT DA AB CD A B 0MUXAdder (40MUXAMU BALU (40Sign ctr Sign ctrT ABCDSAB MUXB A CD Sign ctrSLegend:A Accumulator AB Accumulator BC CB Data BusD DB Data BusE EB Data Bus M MAC UnitP PB Program Bus S Barrel Shifter T T Register U ALUE图2-2 TMS320C54x 的功能框图BufferedSerial Port(BSPTimer TDM Serial PortStandard Serial Port Host PortInterface(HPI16/8Multi -channel Buffere Serial Port(McBSP PLL Clock Generator S/W Waitstate GeneratorPower ManagementJATG Emulation Control Program Data/RAMProgram Data/ROMP e r i p h e r a l B u sDMACh0Ch1Ch2Ch3Ch4Ch5C54x DSP CPU40bit ALU CMPS Operator(VITE RBIEXP Encoder ALU17*17 MPY40bit Adder RND ,SAT MAC 40bit ACCA Accumulators(-16,31Shifter40bit ACCB40bit Barrel 8 Auxiliary Register Addressing Unit2 Addessing Units D(15~0A(22~0TMS320C54x是16位定点DSP。
TMS320C54xDSP(精)知识分享
T M S320C54x D S P(精)TMS320C54x DSP CPU与外设第一章综述1 总线结构C54x包括8条16比特宽度的总线，其中：●一条程序总线（PB）●三条数据总线（CB、DB、EB）●四条地址总线（PAB、CAB、DAB、EAB）2CPUC54x的CPU结构包括：●40比特的ALU，其输入来自16比特立即数、16比特来自数据存储器的数据、暂时存储器、T中的16比特数、数据存储器中两个16比特字、数据存储器中32比特字、累加器中40比特字。
●2个40比特的累加器，分为三个部分，保护位（39－32比特）、高位字（31－16比特）、低位字（15－0比特）。
●桶型移位器，可产生0到31比特的左移或0到16比特的右移。
●17×17比特的乘法器●40比特的加法器●比较选择和存储单元CSSU●数据地址产生器DAGEN●程序地址产生器PAGEN3外设C54x包括：●通用I/O引脚，XF和BIO●定时器●PLL时钟产生器●HPI口，8比特或16比特●同步串口●带缓存串口，BSP●多路带缓存串口，McBSP●时分复用串口，TDM●可编程等待状态产生器●可编程bank－switching模块●外部总线接口●IEEE1149.1标准JTAG口第二章存储器一般而言，C54x的存储空间可达192K16比特字，64K程序空间，64K数据空间，64KI/O空间。
依赖其并行的工艺特性和片上RAM双向访问的性能，在一个机器周期内，C54x可以执行4条并行并行存储器操作：取指令，两操作数读，一操作数写。
使用片内存储器有三个优点：高速执行（不需要等待），低开销，低功耗。
1 存储空间分配图（以C549为例）复位后，中断矢量表位于程序区FF80H 位置，可重新定位于程序空间任何一个128字的页面（其地址高9比特即页号由PMST 中IPTR 确定）。
2 程序存储区C54x 有片内ROM 、DARAM 、SARAM ，这些区域可以通过软件配置到程序空间。
DSP原理及应用第二章DSP的硬件结构总结(精)
第2章DSP的硬件结构DSP的硬件结构：DSP与标准微处理器有许多共同的地方，都是由CPU、存储器、总线、外设、接口、时钟组成。
从广义上讲，可以说DSP是一种CPU。
但DSP和一般的CPU 又有不同， DSP有自己的一些独特的特点，比如采用哈佛结构、流水线操作、独立的硬件乘法器、独立的DMA总线和控制器等。
Von Neuman结构与Harvard结构：Harvard结构：程序与数据存储空间分开，各有独立的地址总线和数据总线，取指和读数可以同时进行，从而提高速度，目前的水平已达到90亿次浮点运算/秒（9000MFLOPS）。
MIPS--Million Instruction Per SecondMFLOPS--Million Floating Operation Per Second流水操作（pipeline）：独立的硬件乘法器：在卷积、数字滤波、FFT、相关、矩阵运算等算法中，都有A(kB(n-k一类的运算，大量重复乘法和累加。
通用计算机的乘法用软件实现，用若干个机器周期。
DSP有硬件乘法器，用MAC指令（取数、乘法、累加）在单周期内完成。
独立的DMA总线和控制器：有一组或多组独立的DMA总线，与CPU的程序、数据总线并行工作，数据的传递和处理可以独立进行，DMA内部总线与系统总线完全分开，避开了总线使用上的瓶颈。
在不影响CPU工作的条件下，DMA速度已达800Mbyte/s。
CPU:通用微处理器的CPU由ALU和CU组成，其算术运算和逻辑运算通过软件来实现，如加法需要10个机器周期，乘法是一系列的移位和加法，需要数十个机器周期。
DSP的CPU设置硬件乘法器，可以在单周期内完成乘法和累加.移位:通用微处理器的移位，每调用一次移位指令移动1-bitDSP可以在一个机器周期内左移或右移多个bit，可以用来对数字定标，使之放大或缩小，以保证精度和防止溢出；还可以用来作定点数和浮点数之间的转换.溢出:通用CPU中，溢出发生后，设置溢出标志，不带符号位时回绕，带符号位时反相，带来很大的误差DSP把移位输出的最高位（MSB）存放在一个位检测状态寄存器中，检测到MSB=1时，就通知下一次会发生溢出，可以采取措施防止.数据地址发生器（DAG）:在通用CPU中，数据地址的产生和数据的处理都由ALU来完成在DSP中，设置了专门的数据地址发生器（实际上是专门的ALU），来产生所需要的数据地址，节省公共ALU的时间.外设（peripherals）:时钟发生器（振荡器与PLL）定时器（Timer）软件可编程等待状态发生器通用I/O同步串口（SSP）与异步串口（ASP）JTAG扫描逻辑电路（IEEE 1149.1标准便于对DSP作片上的在线仿真和多DSP条件下的调试’C54x的内部结构:中央处理器CPU 、内部总线控制、特殊功能寄存器、数据存储器RAM 、程序存储器ROM、I/O功能扩展接口、串行口、、主机通信接口HPI、定时系统、中断系统。
第二章_TMS320C54x的硬件结构
☉为了提高处理器的性能，片内RAM也细分为若干块。 分块以后，用户可以在同一周期内从同一DARAM中取出两
个操作数，将数据写入另一块DARAM中。--p41
2.3.3 处理单元
（1）算术逻辑单元（ALU）
功能：① C54X使用40bit的ALU和2个40bit累加器 （A、B）完成二进制补码的算术运算： ② ALU可完成布尔运算； ③ 同时完成两个16bit运算
（2）累加器
功能：存放参加运算的数据或运算结果 组成：三个部分 （保护位作用：防止溢出）
☉片内高2 K字ROM中的内容是由TI公司定义的，这
2K字程序空间(F800h～FFFFh)中包含的内容: 自举加载程序 (从串行口、外部存储器、I/Ｏ接口自举加载) 256字A律压扩表 256字µ 律压扩表 256字正弦函数值查找表 中断向量表
☉MP/MC硬件复位时，CPU从FF80H单元开始执行。
发出的地址处在片内存储器地址范围以外，处理器就能自
动地对外部寻址。
(1)程序存储器---片内程序存储器
☉片内存储器是否作为程序存储器，取决 于软件对PMST的状态位 MP/MC和OVLY的 编程。
☉TMS320C54X片内ROM容量范围2K～ 48K字；
☉ 为了增强处理器的性能，对片内ROM 再细分为若干块，这样就可以在片内ROM的 一个块内取指的同时，又在别的块中读取数 据。--p37
行指令所需的地址
2.3 中央处理单元（CPU）
C54X的CPU由运算部件、控制部件和各种寄存器组成。
TMS320C54x硬件系统结构
OVLY位：RAM重复占位位； ＝0，则片内RAM只安排到数据存储空间； ＝1，则片内RAM可安排到程序和数据空间，这 时，RAM是程序和数据共用，在具体编程使用 时，用户要安排好用于程序存储和用于数据存 储的范围，以免出现错误。 DROM位：数据ROM位，可让片内ROM映象到 数据空间； ＝0，片内ROM不能映象到数据空间； ＝1，片内ROM的一部分可映象到数据空间
§2.4 片上外设
所有的C54x的CPU结构及功能完全相同， 但片上外设配置多少有所不同。完整的片 上外设包括：I/O、定时器、时钟发生器、 主机接口、软件可编程等待状态发生器、 可编程分区开关、串行通信接口等。
通用I/O C54x只有两个软件控制的通用I/O引脚： /BIO、XF。 /BIO：分支转移控制输入端口。主要用于监 控外围设备的运行状态。 XF：外部标志输出端口。主要用于程序向外 设传输标志信息。
2、片内ROM高2K字中的内容由TI公司定义， 包含下列内容： ① 自举加载程序； ② 256字A律压扩表； ③ 256字μ律压扩表； ④ 256字正弦函数值查找表； ⑤ 中断向量表。
3、为了提高性能，可以把片内ROM和RAM 细分成若干块。 4、数据存储器的低96个字一般都是为CPU寄 存器或外围电路寄存器（也就是一些控制 寄存器和状态寄存器）。 5、I/O存储空间（0000～ffffh），可用两条 指令访问：PORTR，PORTW。
SXM：符号扩展方式控制位。＝1，扩展；＝0， 禁止扩展。 C16：双精度/双16位算术运算方式控制位。＝1， 双16位；＝0，双精度。 FRCT：小数方式控制位。=1为小数运算，即乘 法时结果会自动左移1位。 CMPT：间接寻址辅助寄存器修正方式控制位。 ＝1，修正；＝0，ARP清零，不能修正。 ASM：累加器移位方式控制位，范围－16～15。
DSP第二章C54x结构与工作原理——总线结构和存储器结构
2020年12月2日
DSP技术与应用基础
17
C54x可用的片内程序存储器地址的容量
表2-3
器件 C541 C542 C543 C545 C546 C548 C549
ROM MP/MC=0
28K 2K 2K 48K 48K 2K 16K
DARAM OVLY=1
5K 10K 10K 6K 6K 8K 8K
若DROM=1，则部分片内ROM安排为数据空间。 DROM位的用法与MP/ MC位的用法无关。不同的 C54x的数据和程序存储区分配略有不同，下图给出了 TMS320C549存储器空间分配图。
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DSP技术与应用基础
11
TMS320C549存储器空间分配图
2020年12月2日
DSP技术与应用基础
数据总线
CB
DB
EB
△
△
△
△
△(h △ w) （lw）
△
△
△
△
△
△
△
3
要点
并行处理和流 水线工作
• 为何要设置多内部总线 • 一个机器周期内可完成的存取操作
取1指、 读2字、 写1字。
• 为何要用两个辅助寄存器算术运算单元
• 一个周期内如何执行3操作数指令
双字寻址取 双操作数
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用C、D、P总 线取操作数
1
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DSP技术与应用基础
2
读/写方式
程序读
程序写
单数据读
双数据读 长数据(32位)
读 单数据写 数据读/数据
写 双数据读/系
数读 外设读
外设写
2020年12月2日
DSP原理及应用第二章DSP的硬件结构总结(精).doc
DSP原理及应用第二章DSP的硬件结构总结(精)【例2.4.1】累加器A=FF01234567H，执行带移位的STH 和STL指令后，求暂存器T和A的内容。
2.4.3桶形移位寄存器:TMS320C54x的40位桶形移位寄存器主要用于累加器或数据区操作数的定标。
它能将输入数据进行0~31位的左移和0~16位的右移。
所移动的位数可由ST1中的ASM或被指定的暂存器T决定。
1.组成框图①多路选择器MUX:用来选择输入数据。
②符号控制SC:用于对输入数据进行符号位扩展。
③移位寄存器:用来对输入的数据进行定标和移位④写选择电路:用来选择最高有效字和最低有效字。
2．桶形移位寄存器的输入通过多路选择器MUX来选择输入信号。
①取自DB数据总线的16位输入数据；②取自DB和CB扩展数据总线的32位输入数据；③来自累加器A或B的40位输入数据。
3．桶形移位寄存器的输出①输出至ALU的一个输入端；②经写MSW/LSW选择电路输出至EB总线。
4．桶形移位寄存器的功能主要用于格式化操作，为输入的数据定标。
①在进行ALU运算之前，对输入数据进行数据定标；②对累加器进行算术或逻辑移位；③对累加器进行归一化处理；④在累加器的内容存入数据存储器之前，对存储数据进行定标。
2.4.5比较、选择和存储单元CSSUCSSU单元主要完成累加器的高阶位与低阶位之间最大值的比较，即选择累加器中较大的字，并存储在数据存储器中。
工作过程：①比较电路COMP将累加器A或B的高阶位与低阶位进行比较；②比较结果分别送入TRN和TC中，记录比较结果以便程序调试；③比较结果输出至写选择电路，选择较大的数据；④将选择的数据通过总线EB存入指定的存储单元。
例如，CMPS指令可以对累加器的高阶位和低阶位进行比较，并选择较大的数存放在指令所指定的存储单元中。
指令格式：CMPSA，*AR1功能：对累加器A的高16位字（AH）和低16位字（AL）进行比较，若AH>AL，则AH→*AR1，TRN左移1位，0→TRN(0，0→TC；若AH，则AL→*AR1，TRN 左移1位，1→TRN(0，1→TC。
第2章TMS320C54x的硬件结构DSP技术与应用实例第3版
MP/MC=0
地址
程序存储空间
0000H 存储器映射
005FH 0060H 007FH 0080H
寄存器 暂存寄存器 片上DARAM
3FFFH 4000H EFFFH F000H
FEFFH FF00H
FFFFH
（16千字×16位） 外部存储器 DROM=1： 片上ROM DROM=0： 片外ROM DROM=1： 保留 DROM=0： 片外存储器
5．比较、选择和存储单元
累加器A
累加器B
乘法器MUX
比较COMP
状态移位TRN
测试TC
CSSU
桶形移位器
写选择 MSW/LSW
EB15-EB0
6．指数编码器
指数编码器是用于支持单周期指令EXP的专用硬件。 在EXP指令中,累加器中的指数值能以二进制补码的 形式存储在T寄存器中,范围为8～31位。 指数值定义为前面的冗余位数减 8 的差值,即累加器 中为消除非有效符号位所需移动的位数。 当累加器中的值超过32位时，该操作将产生负值。
DROM控制的
扩展程序存储器结构图
00 0000H
第0页
0页 64千字
00 FFFFH
1 0000H
第1页 低32千字 （片外）
1 7FFFH 1 8000H
第1页 高32千字 （片外）
1 FFFFH
………… ………… …………
………… ………… …………
F 0000H
第15页 低32千字 （片外）
寄存器 符号 AR1 AR2 AR3 AR4 AR5 AR6 AR7
SP BK BRC RSA REA PMST XPC
寄存器名称
辅助寄存器1 辅助寄存器2 辅助寄存器3 辅助寄存器4 辅助寄存器5 辅助寄存器6 辅助寄存器7 堆栈指针寄存器 循环缓冲区大小寄存器 块循环寄存器 块循环起始地址 块循环结束地址 处理器工作方式控制寄存器 程序计数器扩展寄存器 保留
DSP 第二章 TMS320C54x硬件结构与工作原理—CPU
算
2013年8月11日 DSP技术与应用基础
输 出 为 40 位 ， 被 送 往 累加器A 或B
9
2013年8月11日
DSP技术与应用基础
10
ALU的输入：ALU有两个输入端，X输入端的数据来源于 移位寄存器的输出（32位或16位数据存储器操作数以及累加 器中的数值，经移位寄存器移位后输出）或来自数据总线DB 的数据存储器操作数。 Y输入端的数据来源于累加器A中的数据，或累加器B中 的数据，或来自数据总线CB的数据存储器操作数，或来自T寄 存器中的数据。
2013年8月11日
DSP技术与应用基础
28
要 点
结构 功能 什么是舍入处理 数据流向
2013年8月11日
DSP技术与应用基础
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要 点
结构 功能 什么是舍入处理 数据流向
输入端 XM来自T寄存 器、累加器A的位 32~16、以及DB总线； 输入端YM来自累加器 A的位32~16、由DB总 线和CB总线以及由PB 总线。 输出加到加法器的输入 端XA，累加器A或B则 是加法器的另一个输入。 最后结果送往目的累加 器A或B。
6 7
ST0 ST1
要 点
1D
PMST
ST0和ST1中包含有各种工作条件和工 作方式的状态；PMST中包含存储器的 设置状态及其它控制信息
2013年8月11日 DSP技术与应用基础
ห้องสมุดไป่ตู้
O页存储器
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（1）状态寄存器0（ST0）
15～ 13
ARP
12
TC
11
C
10
9
8～ 0
DP
第2章 'C54x的硬件结构
(hw) (lw) 11
单数据读
双数据读 32位长数据读 单数据写 数据读/数据写 双数据读/系数读 外设读
2012年7月9日7时14 外设写 分
2.3 中央处理单元CPU
CPU包括下列基本部件： ① 40位算术逻辑运算单元ALU； ② 2个40位的累加器A和B； ③ 支持-16~31位移位范围的桶形移位寄存器； ④ 能完成乘法-加法运算的乘法累加器MAC； ⑤ 16位暂存寄存器T； ⑥ 16位转移寄存器TRN； ⑦ 比较、选择、存储单元CSSU； ⑧ 指数译码器； ⑨ CPU状态和控制寄存器。
2012年7月9日7时14 分 DSP技术及应用 14
2.3.1 CPU状态和控制寄存器 2．状态寄存器1 (ST1) 主要反映处理器的寻址要求、计算初始状态的设置、I/O
15 14 13 及中断的控制等。
BRAF CPL XF
12
11
10
0
9
8
7
6
5
4~0
HM INTM HM INTM
OVM SXM C16 FRCT CMPT ASM C16 FRCT CMPT ASM
中 断 向 量 指 针
CPU 工 作 方 式 选 择 位
RAM 重 复 占 位 标 志
地 址 可 见 控 制 位
数 据 ROM 映 射 选 择 位
时 钟 输 出 选 择 位
乘 法 饱 和 方 式 位
存 储 饱 和 位
16
2012年7月9日7时14 分
DSP技术及应用
IPTR：用来指示中断向量所驻留的128字程序存储器的位置；
DP：数据存储器页指针。 ARP：辅助寄存器指针。 OVA/B：累加器A/B的溢出标志。 C：进位标志位。 TC：测试/控制标志。 用来与指令中提供的7位地址结合形成1个 用来选择使用单操作数间接寻址时的 用来保存ALU测试操作的结果。 用来反映A/B是否产生溢出。 用来保存ALU加减运算时所产生的进/借位。 16位数据存储器的地址。 辅助寄存器AR0~AR7。
第二章C54xDSP结构原理
1.了解DSP为什么快 2.为后续编程打下基本的硬件基础
提问：
DSP系统的特点？实时性的含义？ DSP的三类方法？比如有哪些？ DSP采用指令流水技术，为什么能 提高运行速度？
2.1 TMS320C54x DSP简介
16位,定点，哈佛结构，4总线， DARAM，A、B，MAC，循环寻址， 专用功能单元， 低功耗，160MHz，… 代表芯片：C541， C542， C548， C549， C5402， C5416 C55x：C5509 应用：通信终端、交换机、语音、 图像处理
DROM
＝1，片内某部分ROM映射到数据空间； ＝0，该部分ROM不映射到数据空间，外扩片外数据存储器。
TMS320C541的存储分配举例
‘C541的存储MAP表
C54x 存储器访问
使用XPC寄存器保存页地址（A16以上) 64K页内的PC寄存器保存地址 除非修改XPC，否则都是访问当前页 以下指令可以修改XPC： fb,fbacc,fcall,fcala,fret,frete 利用READA，WRITA可以读写程序空间。
2.10 指数编码器
如：2000H（0.25) 用浮点表示 时，尾数为4000H（0.5) ，指 数为1（左移1位）， 即 0.5*(2)-1=0.25 在EXP指令中，累加器中的 指数值能以二进制补码的形 式存储在T寄存器中。指数 值定义为冗余符号位数减8的 差值，即累加器中为消除非 有效符号位所需移动的位数
TMS320C6678 :8核定点、浮点DSP
1GHz\1.25GHz 320 GMAC/160 GFLOP @ 1.25GHz 32KB L1P, 32KB L1D, 512KB L2 Per Core 4MB Shared L2 Multicore Navigator Network CoprocessorsPacket Accelerator, Security Accelerator SRIO 2.1 - 5 Gbaud PCIe Gen2 Ethernet MAC 100/1000 Mbps
第二章C54XX的硬件结构第一节C54XX的组成一、C5410A
三、程序存储器 1，说明： * 程序存储器 64K： ROM、 DARAM、SARAM、两种方式共享的RAM * 这些片内存储器是否作为程序存储器取决于软件对处理器工作模式状态 （PMST）寄存器的状态位MP/*MC和OVLY的设置
2，程序存储器的可配置性 * 器件复位时，MP/*MC引脚的逻辑状态被传到PMST寄存器的MP/*MC位 * DSP的MP/*MC引脚仅仅在复位时被采样 3，片内ROM的组织 片内ROM可以细分和组织为若干块 根据C54 DSP的不同，ROM可分为2K、4K或8K字的块；对于16K ROM的DSP，其ROM块为 8K
（3）初始化、中断和复位信号：8根 （4）多处理信号：2根 （5）存储器控制信号：11根 （6）时钟信号：7根 （7）多通道缓冲串行接口：18根 （8）主机接口信号：20根 （9）电源：4根 （10）仿真与测试：7根
二、 C54X的内部硬件结构 C54X采用修正的哈佛结构和八条总线，使处理器的性能大大提高。 * 同时访问程序存储器和数据存储器 在一个周期内，可进行三次读操作和一次写操作 * 数据可在程序存储器和数据存储器之间进行传送 * 包括管理中断、重复操作和函数调用的控制机制 C54X的内部硬件结构包括以下单元： 1，CPU 2，内部总线结构： 四条程序/数据总线和四条地址总线 3，特殊功能寄存器：26个 位于一个具有特殊功能的CPU映射存储区内
第二章 C54XX的硬件结构 第一节 C54XX的组成
一、C5410A的两种封装形式（144p) C54X是低功耗、高性能的定点DSP芯片，采用改进的哈佛结构
C54引脚说明： （1）地址线：A22（MSB）-A0（LSB），23根，8M的寻址空间，I/O/Z
（2）数据线：D15-D0，16根，I/O/Z
DSP-TMS320C54X的硬件结构-课件
2.1.2 C54X主要特性和外部引脚
⑸ 串行口引脚 C5402器件有两个McBSP串行口，共有12个外部引脚。
2.1.2 C54X主要特性和外部引脚
⑹ 主机接口HPI引脚 C5402的HPI接口是一个8位并行口，用来与主设备或 主处理器接口，实现DSP与主设备或主处理器间的通信。 ：8位双向并行数据线； ：片选信号，作为HPI的使能端； ：地址选通信号； 、 ：数据选通信号，由主机控制HPI数据传输； HBIL：字节识别信号，用来判断主机送来的数据是第1 字节还是第2字节。
2.2.1 算术逻辑运算单元ALU
② 若OVM=1，则对ALU的运行结果进行调整。 ■ 当正向溢出时，将32位最大正数00 7FFFFFFFH 装入累加器； ■ 当负向溢出时，将32位最小负数FF 80000000H 装入累加器。 ③状态寄存器ST0中与目标累加器相关的溢出标志OVA或 OVB被置1。 3．进位位C ALU有一个与运算结果有关的进位位C，位于ST0的11位。 进位位C受大多数ALU操作指令的影响，包括算术操作、循 环操作和移位操作。
2.2.1 算术逻辑运算单元ALU
(4) ALU的输出 ALU的输出为40位运算结果，通常被送至累加器A或B。 2．溢出处理 ALU的饱和逻辑可以对运算结果进行溢出处理。当发生溢出 时，将运算结果调整为最大正数（正向溢出）或最小负数 （负向溢出）。 当运算结果发生溢出时： ① 若OVM=0，则对ALU的运算结果不作任何调整，直接送入 累加器；
2.1.3 C54X的内部总线结构
2.2 C54X的中央处理器CPU
CPU是DSP器件的核心部件，它的性能直接关系到DSP器件的性 能。C54X的CPU采用了流水线指令执行结构和相应的并行结构设 计，使其能在一个指令周期内，高速地完成多项算术运算。 CPU包括下列基本部件： ① 40位算术逻辑运算单元ALU； ② 2个40位的累加器A和B； ③ 支持-16~31位移位范围的桶形移位寄存器； ④ 能完成乘法-加法运算的乘法累加器MAC； ⑤ 16位暂存寄存器T；
DSP原理及应用 第2章 TMS320C54x数字信号处理器硬件结构
图2-5 桶形移位器的功能框图
3．乘法器/加法器单元
C54x CPU有一个1717位的硬件乘法器，与40位 的专用加法器相连，可以在单周期内完成一次乘 法累加运算。其功能框图如图2-6所示。乘法器的 输出经小数/整数乘法（FRCT）输入控制后加到 加法器的一个输入端，加法器的另一个输入端来 自累加器A或B。 加法器还包括零检测器、舍入器（二进制补码） 及溢出/饱和逻辑电路。
图2-4 ALU功能框图
2．桶形移位寄存器
如图2-5所示为桶形移位寄存器的功能框图。桶形 移位寄存器的输入可以为：①从DB获得的16位 操作数；②从DB和CB获得的32位操作数；③从 累加器A或B获得的40位操作数。桶形移位寄存 器的输出连到ALU或经过MSW/LSW（最高有效 字/最低有效字）写选择单元至EB总线。
双地址生成器包括8个辅助寄存器和两个辅助寄存器算术 运算单元（ARAU）。 返回首页
存储器
64 K字程序存储器、64 K字数据存储器以及64 K 字I/O空间。在C548、C549、C5402、C5410和 C5420中程序存储器可以扩展。
指令系统
单指令重复和块指令重复操作。 块存储器传送指令。
2 0000H Page2: 低16K 外部
... ...
F 0000H Page15: 低16K 外部
1 3FFFH 1 4000H Page 0 64K
2 3FFFH 2 4000H
F 3FFFH
... F 4000H Page15: 高48 K 外部
Page1: 高48K 外部
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2.3.3 数据存储器
第2章 TMS320C54x的硬件结构及原理_201109014
• （2）在片内外围电路
软件可编程等待状态发生器和可编程分区切换逻辑电路。 带有内部振荡器或用外部时钟源的片内锁相环（PLL）时钟发生器。 2个高速、全双工多通道缓冲串行口（McBSP）（5402A是3个） 增强型8位并行主机接口（HPI8） 2个16位定时器）（5402A是1个） 6通道DMA控制器 具有符合IEEE1149.1标准的在片仿真接口JTAG。 单周期定点指令的执行周期为10ns（100MIPS） I/O电源电压3.3V，内核1.8V 可用IDLE1、IDLE2、IDLE3指令控制芯片功耗以工作在省电方式。 144引脚的薄形四边形引脚扁平封装（LQFP）或144脚的球栅阵列封装 （BGA）。
②若输入的16位操作数装在ALU的16～31位时，则
当SXM=0时，39~32位和15~0位用0填充；
当SXM=1时，39~32位扩展为符号位，15~0位置0。 (2) ALU的输出
ALU的输出为40位运算结果，通常被送至累加器A或B。
第2章 TMS320C54x的硬件结构及原理
(3) 与算术逻辑运算单元ALU有关的标志位、控制位 反映ALU当前运算结果状态的有4个标志位(ST0内)： 进位位C——ST0（D11） 测试位TC——ST0（D12） 溢出标志位OVA——ST0（D10） 溢出标志位OVB ——ST0（D9）
它丰富的片内外设资源及方便的外部扩展能力， 为芯片的嵌入式应用奠定了基础
第2章 TMS320C54x的硬件结构及原理 内部硬件资源 :
CPU内核
多总线结构
引脚功能
系统控制
存储器映像
中断系统等
第2章 TMS320C54x的硬件结构及原理 目录： 2.1 芯片内部结构及特点
TMS320C54xTMDSP硬件结构
5K 28K 64K/64K 2
3.3
T M S320C542# -40
10K 2K 64K /64K 2!*
5
T M S320LC542# -40
10K
2K 64K /64K 2!*
3.3
T M S320LC543# -40
10K
2K 64K /64K 2!*
3.3
T M S320LC543# -50
10K
2K 64K /64K 2!*
3.3
T M S320LC545A -50
6K 48K 64K/64K 2!
3.3
T M S320LC545A -66
6K 48K 64K/64K 2!
3.3
T M S320LC546A -50
6K 48K 64K/64K 2!
3.3
T M S320LC546A -66
32K
TM S320UVC5409-30 32K TM S320VC5410-100 64K
TM S320VC5410-120 64K
TM S320VC5416-160 128K 200/
TM S320VC5420/21-200 256K
TM S320VC5441-532 640K
16K 64K/8M 3!*
指令 周 期 M IPS
5
-
1 PLL
25
40
3.3
-
1 SW /PLL 15
66
5
HPI 1 PLL
25
40
3.3
HPI 1 PLL
25 40
3.3
-
1 PLL
25
40
3.3
HPI 1 PLL
现代DSP技术第2章 C54x的硬件结构
第2章 C54x DSP的硬件结构内容提要：TMS320C54x DSP芯片是一种特殊结构的微处理器，为了快速地实现数字信号处理运算，采用了流水线指令执行结构和相应的并行处理结构，可在一个周期内对数据进行高速的算术运算和逻辑运算。
本章主要介绍TMS320C54x DSP芯片的硬件结构，重点对芯片的引脚功能、CPU结构、内部存储器、片内外设电路、系统控制以及内外部总线进行了讨论。
知识要点：引脚功能；内外部总线结构；CPU结构；内部存储器结构；片内外设电路；系统控制总课时：32.1 C54x DSP的基本结构TMS320C54x（简称C54x）是TI公司为实现低功耗、高速实时信号处理而专门设计的16位定点数字信号处理器，采用改进的哈佛结构，具有高度的操作灵活性和运行速度，适应于远程通信等实时嵌入式应用的需要，现已广泛地应用于无线电通信系统中。
1. C54x的主要优点①围绕1组程序总线、3组数据总线和4组地址总线而建立的改进哈佛结构，提高了系统的多功能性和操作的灵活性。
②具有高度并行性和专用硬件逻辑的CPU设计，提高了芯片的性能。
③具有完善的寻址方式和高度专业化指令系统,更适应于快速算法的实现和高级语言编程的优化。
④模块化结构设计，使派生器件得到了更快的发展。
⑤采用先进的IC制造工艺，降低了芯片的功耗,提高了芯片的性能。
⑥采用先进的静态设计技术，进一步降低了功耗，使芯片具有更强的应用能力。
2. C54x的内部结构TMS320C54x的组成：中央处理器C P U、I/O功能扩展接口、内部总线控制、串行口、特殊功能寄存器、主机通信接口H P I、数据存储器R A M、定时系统、程序存储器R O M、中断系统、TMS320C54x 的硬件结构图。
3. 各部分的功能①中央处理器CPU采用了流水线指令执行结构和相应的并行处理结构，可在一个周期内对数据进行高速的算术运算和逻辑运算。
②内部总线结构由一组程序总线、三组数据总线和四组地址总线组成，可在一个指令周期内产生两个数据存储地址，实现流水线并行数据处理。
DSP 第2章TMS320C54XDSP硬件结构
《DSP技术与应用》学时：32（含8学时实验）第2章TMS320C54XDSP硬件结构本 章 内 容1、TMS32054XDSP结构特点2、TMS32054XDSP结构框图3、TMS32054XDSP总线结构4、TMS32054XDSP存储器结构5、TMS32054XDSP处理器结构6、TMS32054XDSP片上外设7、TMS32054XDSP芯片引脚8、TMS32054XDSP复位操作结构特点TMS32054XDSP结构特点• 10-25ns的指令周期(40-100MIPS)----高效快速• 192K×16位的(最小)可寻址存储空间----哈佛结构• 4组内部总线及双地址生成单元----多总线结构• 2—6级的并行流水线操作----流水线结构• 两个40位累加器ACCA、ACCB• 40位算术逻辑单元(ALU)，包括一个40位的桶型移位寄存器• 17×17位硬件乘法器，允许16位带符号或不带符号的乘法• 8个辅助寄存器及一个堆栈• 1.8V,2.5V,3.3V低功耗节电模式,宜于电池供电应用• 丰富的片内外设，包括串、并接口，软件可编程定时器、等待状态发生器及可配置PLL的时钟发生器所有’C54x片内部都含有数据存储器和程序存储器,但不同型号芯片的RAM和ROM容量及驻留区域是不相同的64K程序存储空间64K程序存储空间64K数据存储空间两个控制位可通过PMST寄存器软件设置，其状态对VC5402DSP程序存储空间配置的影响见下表MP/MC OVLY程序存储空间配置1064K的程序存储空间全部定义为外部程序存储器，需片外寻址11007FH—3FFFH（约16K字）DARAM可定义为片内程序存储器；4000H—FFFFH（48K字）定义为外部程序存储器，需片外寻址000000H—EFFFH（60K字）定义为外部程序存储器，需片外寻址；F000H—FFFFH（4K字）定义为片内程序存储器（2K字保留）01007FH—3FFFH（约16K字）DARAM可定义为片内程序存储器；4000H—EFFFH（44K字）定义为外部程序存储器，需片外寻址；F000H—FFFFH（4K字）定义为片内存储器(2K保留)VC5402DSP片内含有16k字的DARAM，驻留在数据存储空间的0000H—3FFFH区间内，可片内寻址。
第2章C54x的硬件结构剖析
外设写
第2章 TMS320C54x的CPU结构和存储器配置
2.3 TMS320C54x的CPU结构 CPU包括下列基本部件：
① ② ③ ④ ⑤ ⑥ ⑦ ⑧
2018年10月15日
40位算术逻辑运算单元ALU； 2个40位的累加器A和B； 40位桶形移位寄存器； 能完成乘法-加法运算的乘法累加器MAC； 比较、选择、存储单元CSSU； 指数编码器； CPU状态和控制寄存器。 寻址单元
ST0： ARP
TC
C
OVA
OVB
DP
DP ：数据存储器页指针。 ARP ：辅助寄存器指针。 TC C OVA/B ：进位标志位。 ：测试 ：累加器 /控制标志。 A/B的溢出标志。 用来与指令中提供的 7位地址结合形成 1个 用来选择使用单操作数间接寻址时的 用来保存 用来反映 ALU A/B 测试操作的结果。 是否产生溢出。 用来保存 ALU 加减运算时所产生的进 /借位。 16位数据存储器的地址。 辅助寄存器AR0~AR7。
当SXM=1时， 39~32位扩展为符号位，15~0位置0 。
2018年10月15日
DSP原理及应用
22
第2章 TMS320C54x的CPU结构和存储器配置
DSP原理及应用
17
第2章 TMS320C54x的CPU结构和存储器配置
2.3.7 CPU状态和控制寄存器 ’C54x提供三个16位寄存器来作为CPU状态和控 制寄存器，它们分别为： 状态寄存器0（ST0）
状态寄存器1（ST1）
工作方式状态寄存器（PMST）
ST0和ST1主要包含各种工作条件和工作方式的 状态；
2018年10月15日 DSP原理及应用 19
进位和溢出