第2章DSP控制器总体结构
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DSP第二章DSP芯片的基本结构和特征
并行移位器：用于小数结果的调整。
允许文本交换的4×12位堆栈 两个间接寻址的辅助寄存器
双通道串行口（TMS32011,TMS320C17/E17） 协处理器接口（TMS320C17/E17） 器件封装：40脚双列直插（DIP）/44脚塑封（PLCC）
h
12
2.3.1.2 TMS320C10 TMS32010采用改进的哈佛结构，即程序和数据
DSP芯片的特征就是有一个专用的硬件乘法器。 在TMS320系列中，由于具有专用的硬件乘法 器，乘法可在一个指令周期内完成。
h
9
2.2.4 特殊的DSP指令
DSP芯片的另一个特征:特殊的指令。 指令DMOV：它完成数据移位功能。在数字信号处理中， 延迟操作非常重要，这个延迟就是由DMOV来实现的。
第二章
DSP芯片的基本 结构和特征
h
1
2.1 引 言
可编程DSP芯片是一种具有特殊结构的微处理器。 DSP芯片一般都具有程序和数据分开的总线结构、 流水线操作功能、单周期完成乘法的硬件乘法器以及 一套适合数字信号处理的指令集。
本章内容：DSP芯片的基本结构，TI公司的各种 DSP芯片的特征及其他公司的DSP芯片的特点。
h
7
CLKOUT1
取指 译码 执行
N N－1 N－2
N＋1 N
N－1
N＋2 N＋1
N
h
8
2.2.3 专用的硬件乘法器
乘法是DSP的重要组成部分。滤波器常常做一 次乘法和一次加法（XY）。乘法速度越快，DSP
处理器的性能就越高。 在通用的微处理器中，乘法指令是由一系列加 法来实现的，故需许多个指令周期来完成。
期使得DSP芯片能够实时实现许多DSP应用。
允许文本交换的4×12位堆栈 两个间接寻址的辅助寄存器
双通道串行口（TMS32011,TMS320C17/E17） 协处理器接口（TMS320C17/E17） 器件封装：40脚双列直插（DIP）/44脚塑封（PLCC）
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2.3.1.2 TMS320C10 TMS32010采用改进的哈佛结构，即程序和数据
DSP芯片的特征就是有一个专用的硬件乘法器。 在TMS320系列中，由于具有专用的硬件乘法 器，乘法可在一个指令周期内完成。
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2.2.4 特殊的DSP指令
DSP芯片的另一个特征:特殊的指令。 指令DMOV：它完成数据移位功能。在数字信号处理中， 延迟操作非常重要，这个延迟就是由DMOV来实现的。
第二章
DSP芯片的基本 结构和特征
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2.1 引 言
可编程DSP芯片是一种具有特殊结构的微处理器。 DSP芯片一般都具有程序和数据分开的总线结构、 流水线操作功能、单周期完成乘法的硬件乘法器以及 一套适合数字信号处理的指令集。
本章内容：DSP芯片的基本结构，TI公司的各种 DSP芯片的特征及其他公司的DSP芯片的特点。
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CLKOUT1
取指 译码 执行
N N－1 N－2
N＋1 N
N－1
N＋2 N＋1
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2.2.3 专用的硬件乘法器
乘法是DSP的重要组成部分。滤波器常常做一 次乘法和一次加法（XY）。乘法速度越快，DSP
处理器的性能就越高。 在通用的微处理器中，乘法指令是由一系列加 法来实现的，故需许多个指令周期来完成。
期使得DSP芯片能够实时实现许多DSP应用。
DSP原理及应用第二章DSP的硬件结构总结(精)
第2章DSP的硬件结构DSP的硬件结构：DSP与标准微处理器有许多共同的地方，都是由CPU、存储器、总线、外设、接口、时钟组成。
从广义上讲，可以说DSP是一种CPU。
但DSP和一般的CPU 又有不同， DSP有自己的一些独特的特点，比如采用哈佛结构、流水线操作、独立的硬件乘法器、独立的DMA总线和控制器等。
Von Neuman结构与Harvard结构：Harvard结构：程序与数据存储空间分开，各有独立的地址总线和数据总线，取指和读数可以同时进行，从而提高速度，目前的水平已达到90亿次浮点运算/秒（9000MFLOPS）。
MIPS--Million Instruction Per SecondMFLOPS--Million Floating Operation Per Second流水操作（pipeline）：独立的硬件乘法器：在卷积、数字滤波、FFT、相关、矩阵运算等算法中，都有A(kB(n-k一类的运算，大量重复乘法和累加。
通用计算机的乘法用软件实现，用若干个机器周期。
DSP有硬件乘法器，用MAC指令（取数、乘法、累加）在单周期内完成。
独立的DMA总线和控制器：有一组或多组独立的DMA总线，与CPU的程序、数据总线并行工作，数据的传递和处理可以独立进行，DMA内部总线与系统总线完全分开，避开了总线使用上的瓶颈。
在不影响CPU工作的条件下，DMA速度已达800Mbyte/s。
CPU:通用微处理器的CPU由ALU和CU组成，其算术运算和逻辑运算通过软件来实现，如加法需要10个机器周期，乘法是一系列的移位和加法，需要数十个机器周期。
DSP的CPU设置硬件乘法器，可以在单周期内完成乘法和累加.移位:通用微处理器的移位，每调用一次移位指令移动1-bitDSP可以在一个机器周期内左移或右移多个bit，可以用来对数字定标，使之放大或缩小，以保证精度和防止溢出；还可以用来作定点数和浮点数之间的转换.溢出:通用CPU中，溢出发生后，设置溢出标志，不带符号位时回绕，带符号位时反相，带来很大的误差DSP把移位输出的最高位（MSB）存放在一个位检测状态寄存器中，检测到MSB=1时，就通知下一次会发生溢出，可以采取措施防止.数据地址发生器（DAG）:在通用CPU中，数据地址的产生和数据的处理都由ALU来完成在DSP中，设置了专门的数据地址发生器（实际上是专门的ALU），来产生所需要的数据地址，节省公共ALU的时间.外设（peripherals）:时钟发生器（振荡器与PLL）定时器（Timer）软件可编程等待状态发生器通用I/O同步串口（SSP）与异步串口（ASP）JTAG扫描逻辑电路（IEEE 1149.1标准便于对DSP作片上的在线仿真和多DSP条件下的调试’C54x的内部结构:中央处理器CPU 、内部总线控制、特殊功能寄存器、数据存储器RAM 、程序存储器ROM、I/O功能扩展接口、串行口、、主机通信接口HPI、定时系统、中断系统。
2-DSP的硬件结构
累加器 A
39-32 AG 保护位 39-32 BG 保护位
31-16 AH 高阶位 31-16 BH 高阶位
15-0 AL 低阶位 15-0 BL 低阶位
累加器 B
•累加器分为保护位（AG、BG）、高阶位（AH、BH） 和低阶位（AL、BL）三部分。 •使用STH、STL等指令，可将累加器的内容存放到数 据存储器中。右移时，AG和BG中各数据位分别移至 AH和BH；左移时，AL和BL中各数据分别移至AH和 BH，而AL和BL的低位添0。 •注意：由于移位操作是在移位寄存器中进行，所以操 作后累加器中的内容保持不变。
流水操作（pipeline）
第一条指令取数时，第二条指令译码，第 三条指令取指，依次类推。
取指 译码 取指 取数 译码 取指 执行 取数 译码 取指 执行 取数 译码 执行 取数 执行
流水线操作
在C54x的流水线中，一条指令分为以 下6个阶段： 在T1机器周期内CPU将PC中的内 预取指 容加载到程序地址总线PAB，找到指
都有算术逻辑单元（32bit、40bit） 都有累加器ACC（一个32bit、两个40bit ） 都有乘法器（16×16bit、17×17bit） 都有移位器（乘积定标、桶形） C24x有辅助寄存器及其算术单元ARAU （用来产生数据存储器的地址）；C54x有 比较、选择和存储单元CSSU（完成累加 器高低字节间的最大值比较、选择累加器 中较大的字、存储在数据存储器中） C54x还有指数编码器、CPU状态和控制寄 存器
三、专门的硬件乘法器和乘加指令MAC
在数字信号处理的算法中，乘法和累加是 基本的大量运算，占用绝大部分的处理时 间。例如，数字滤波，卷积，相关，向量 和矩阵运算中，有大量的乘和累加运算。 PC机计算乘法需多个周期用软件实现，而 DSP设置了硬件乘法器以及乘加指MAC， 在单周期内取两个操作数一次完成。
第二章 DSP芯片结构介绍
15 14 13 12 11 10 9 8 7 6
5 4～0
BRAF CPL XF HM INTM 0 OVM SXM C16 FRCT CMPT ASM
块重复操
作标志位，
指示当前 是(1)否(0) 在执行块 重复操作。
直接寻址编 方式位。指 直接寻址时 用何种指针 DP 的 直 接 寻
辑 示 采 。 址
20
3．桶形移位器的功能
• 什么是定标
要 点
• 移位处理的作用 • 归一化的作用
BA CD
信号控制
桶形移位器（40位）
• 为何要扩展符号位
S
ALU
最高/最低有 效字选择
E
21
• 什么是定标
要 • 移位处理的作用
当数据存储器 的数据送入累 加器或与累加
点 • 归一化的作用
器中的数据进 行运算时，先
17X17乘法
• 饱和处理的优点
40位加法
• 数据流向
检零 饱和 取整
25
• 结构
要 • 功能 点 • 什么是舍入处理
• 饱和处理的优点 • 数据流向
乘法器/加法器 单元可以在一 个流水线状态 周期内完成一 次乘法累加 （ MAC ） 运 算 。
26
乘法器能够执行：
无符号数乘法（每个16位操作数前面加一个0）；
15～ 13 12 11 10 9 8～ 0 ARP TC C OVA OVB DP
进位位。
执行加法
产生进位
置1，减
Байду номын сангаас
法 位
产则生清借0 。累加器溢出标志位。
数据存储器页指针。 这9位字段与指令字 中的低7位结合在一 起，形成一个16位直 接寻址存储器的地址， 对数据存储器的一个 操作数寻址。
DSP 第二章内部结构和外部引脚
二、乘积单元
1、乘法器
•输入：硬件乘法器的两个16位输入分 别来自:
* 16位暂时寄存器(TREG)：
在执行乘法运算以前，TBEG从数据读总 线(DRDB)装入一个数 据值作为乘数之一。
指令：
LT dma
* 数据读总线(DRDB)的数据存储器值 程序读总线(PRDB)的程序存储器值。
指令举例：
MPY
MPY
6
; 一个乘数来自 DRDB
#0F000H ;一个乘数来自PRDB
二、乘积单元
1、乘法器 •输出： 两个输入值相乘后，32位 乘积被暂时存放在乘积寄 存器(PREG)中。
二、乘积单元
2、乘积定标移位器
•输入：32位乘积来自PREG •输出：执行定标移位操作以后， 乘积有两种输出方式： * 32位乘积送至CALU进行再运算 * 通过SPH或SPL指令(存储乘积的 高16位或低16位)送往数据存储器。 指令举例： SPL dma SPH dma
PAB：程序地址总线:
提供对内部程序存储空间进行读写 访问的地址。
总线结构
DRAB：数据读地址总线:
提供对内部数据存储空间进行读访问 的地址。
总线结构
DWAB：数据写地址总线:
提供对内部数据存储空间进行写访 问的地址。
总线结构
PRDB：程序读总线:
用于传递从内部程序空间到CPU的 指令代码、立即数和表信息。
• 选择辅助寄存器：向寄存器辅助寄存器指针(ARP) ((ST0)中的3位)写 入0—7范围内的数值。
由ARP所指定的辅助寄存器被称作当前辅助寄存器或当前AR。
辅助寄存器指针(ARP)的装载方式： • 用MAR指令，例：MAR *, AR1 • 用LST指令，装载ST0, • 其他支持间接寻址的指令， 例：ADD *+, AR2
DSP 第二章 DSP芯片的基本结构和特征
1．存储器分配 TMS320C25具有4K字的片内程序ROM和544字的片内RAM。 RAM分为三块：B0、B1、B2。其中，B0块（256字）既可 配置为数据存储器（用CNFD指令），也可配置为程序存储器 （用CNFP指令）。其余288字（B1和B2块）只能是数据存储器。 544字的片内RAM可使C25能处理512字的数据阵列，如可进行 256点复数FFT运算，且尚有32字用作中间结果的暂存。 TMS320C25提供片外可直接寻址的程序和数据空间各64K字。 寄存器组包含8个辅助寄存器（AR0~AR7），它们可用作数据 存储器的间接寻址和暂存，从而增加芯片的灵活性和效率。这 些寄存器既可用指令直接寻址，也可用3比特的辅助寄存器指针 （ARP）间接寻址。辅助寄存器和ARP既可从数据存储器装数， 也可装入立即数。寄存器的内容也可存入数据存储器中。辅助 寄存器组与辅助寄存器算术单元（ARAU）相连接，用ARAU访 问信息表无需CALU参与地址操作，这样可让CALU进行其他操 作。
在哈佛结构中：由于程序和数据存储器 在两个分开的空间中，因此取指和执行能完全 重叠运行。 TMS320系列DSP芯片在基本哈佛结构的基础 上作了改进： 一是允许数据存放在程序存储器中，并被算 术运算指令直接使用，增强了芯片的灵活性； 二是指令存储在高速缓冲器（Cache）中，当 执行此指令时，不需要再从存储器中读取指令， 节约了一个指令周期的时间。如TMS320C30具 有64个字的Cache。进一步提高了运行速度和灵
2.2.4 特殊的DSP指令DSP芯片的另一个特征:特殊的指令。 指令DMOV：它完成数据移位功能。在数字信号处理中， 延迟操作非常重要，这个延迟就是由DMOV来实现的。 指令LTD：它在一个指令周期内完成LT、DMOV和 APAC（将乘法结果加到ACC中 ）三条指令。 指令FIRS:
DSP课件NO[1].2-DSPCPU结构PPT精品文档34页
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改进的哈佛结构
CPU
PB
DB
PAB
DAB
程序存储器
数据存储器
10.01.2020
7
Harvard结构
程序与数据存储空间分开，各有独 立的地址总线和数据总线，取指和 读数可以同时进行，从而提高速度， 目前的水平已达到90亿次浮点运算 /秒（9000MFLOPS）
MIPS--Million Instruction Per Second MFLOPS--Million Floating Operation Per Second
如果有写，那这个阶 段装载写的地址
访问
读取
执行/写回
从PB总线 取回指令加
载到IR
执行指令且
如果需要：加载DAB数据1的地址； 如果需要：加载CAB数据2的地址；
更新辅助寄存器和堆栈指针
把要写入的 数据加载到
存储器中
例2.2： 流水线中的跳转指令
12
3
45
67
8
预取 指取 译码 访问 读取 执行/写回
Program word size Data word size Auxiliary Register ALUs ALU Auxiliary Registers Data Registers
Memory
16 bits 16 bits 2 (16-bit each) 1 (40-bit)
8 0 separate data/prog
溢出
通用CPU中，溢出发生后，设置 溢出标志，不带符号位时回绕， 带符号位时反相，带来很大的误 差
DSP把移位输出的最高位（MSB） 存放在一个位检测状态寄存器中， 检测到MSB=1时，就通知下一次 会发生溢出，可以采取措施防止
《DSP微控制器原理》第二章n
2.2.2、程序控制系统（地址产生逻辑）
程序控制是控制一条或多条指令的执行次序 。其结构如图2.4所示。 NPAR 下一个程序地址寄存器，保存着下一 个指令周期要执行的指令所在的程序地址。 PAR 程序地址寄存器，保存当前程序地址。 PC 16位程序计数器，保存下一条指令代码 所在地址。当程序顺序执行时， PC(NPAR)+1。
这里值得注意的是：TMS320LF240xA系列DSP控制器 分为两组总线（内部总线和外部总线）。上述第一部分模 块均挂接在内部总线上；第二部分模块均挂接在外部总线 上。第三部分是与外部信号连接控制系统运行的模块。
2.1 CPU总线结构与流水线作业的特点 2.1.1、总线结构 TMS320LF240xA控制器对数据的处理速 度快、效率高与其内部总线结构有着密切 的关系。它们均采用的是改进的哈佛总线 结构，具有两套相互独立的程序操作总线 和数据操作总线，共由6组16位的内部地址 和数据总线组成。其结构如图2.1所示。
2.2.3、输入定标移位器
来自程序存储器 (PRDB) 来自数据存储器(DRDB) 16 16
输入定标 部分 MUX 16 31 16 15 输入移位器(32 位) 0
32 送至 CALU 图 2. 6 输入定标移位器结构图
2.2.1、输入定标移位器
从图2.6中可以看出，输入移位器具有两个数据 源。 1、通过DRDB（数据读总线）可输入由指令操作数 所指出的数据存储器单元中的数值； 2、通过PRDB（程序读总线）输入来自指令中给出 的立即数。 当数据写到输入移位器的低16位后，输入移位 器执行由程序指令指定的左移位操作，对该数值进 行调整，然后将调整结果送至CALU的32位输入总 线。
第二章 DSP控制器的CPU功能结构
2 DSP总体结构(3)
•9
I/O端口A数据和方向控制寄存器（PADATDIR)
• 位15-8：AnDIR，PA7-PA0的数据方向 0-相应引脚配置为输入；1-相应引脚配置为输出 • 位7-0：IOPAn • 如果AnDIR=0，引脚配置为输入: 0-相应引脚的电平读为低电平；1-相应引脚的电平读为高电平 • 如果AnDIR=1，引脚配置为输出: 0-设置相应引脚，使其输出信号为低电平 1-设置相应引脚，使其输出信号为高电平
高优先级SCI接收中断 高优先级SCI发送中断Fra bibliotek1213
CANMBINT
CANERINT
0040h
0041h
高优先级CAN邮箱中断
高优先级CAN错误中断
•18
可屏蔽中断 (6组)
•19
可屏蔽中断 (6组)
•20
可屏蔽中断 (6组)
•21
可屏蔽中断 (6组)
•22
可屏蔽中断 (6组)
•23
可屏蔽中断 (6组)
• 如果一个外设既可产生高级的中断请求，又可产生低级 中断请求（如 SCI 、 SPI 、 ADC 等），对应的中断优先 级位的值也被送到PIE来进行判断。
•27
• 中断请求标志位一直保持到中断应答自动清除或用 软件将其清除。
• 当多个外设同时发出中断请求时， CPU 总是响应优 先级高的中断请求。
•24
2.6.2 外设中断扩展控制器
• LF240x CPU内核提供给用户6个CPU可屏蔽 中断INT1-INT6。 • 每 1 个 CPU 中断又包含多个外设中断请求， 所以用一个外设中断扩展（ PIE, Peripheral Interrupt Expansion）控制器专门来管理来 自各种外设或外部引脚的40多个中断请求。
DSP课件第2章硬件结构
5、电源
采用高性能静态CMOS技术，供电电压为3.3V。 可用IDLE指令进入低功耗模式。
6、在片仿真接口
具有符合IEEEll49.1标准的在片仿真接口（JTAG）。
7、速度
单周期定点指令的执行时间为50ns、35ns或25ns(20MIPS，28.5MIPS， 或40MIPS)。
2.2 TMS320LF240x的总线结构
INTM：中断模式位
用来允许（INTM=0）或禁止（INTM=1）所有的可屏蔽中断。用 SETC OVM或CLRC OVM可将该位置1或清0。LST指令不影响OVM位。
DP：数据页面指针
当使用直接寻址方式时，DP存放存储器的数据页，DP与指令代 码的最低7位构成16位存储器地址。
数据存储器地址
SARAM的地址可以用于数据存储器和程序存储器。可通过软件配置 为外部存储器或内部SARAM。
SARAM在一个机器周期内只能访问一次。当CPU要求多次访问时， SARAM会向CPU提供一个未准备好的信号，然后在每个周期内执行一次 访问。
闪速存储器（Flash） 是电可擦除的、可编程的、可长期保存数据的存储器。
CPU的基本组成包括： 32位中央算术逻辑运算单元（CALU）； 32位累加器（ACC）；输入与输出数据比例移位器； 16位×16位的乘 法器（MUL）以及乘积比例移位器。
CPU功能结构图
2、输入比例部分
功能：将来自存储器的16位数据左移0~16位送往中央算术逻辑单元 （CALU）。
移位方法：左移后有使用的低位LSB填0，高位MSB填0或用符号 扩展，取决于状态寄存器ST1的符号扩展模式位SXM（D10）。 SXM=0 填0 SXM=1 符号扩展
中央算术逻辑单元
第2章DSP系统设计概述
3
第2章 DSP系统设计概述
2.1 DSP系统的基本构成
一般情况下，DSP系统先将输入信号进行带限滤波和采样，然 后经模/数（A/D）转换器将信号转换成数字信号。根据奈奎斯 特采样定理，对低通模拟信号，为保证信息不丢失，采样频率 必须至少是输入带限信号最高频率的两倍。 DSP处理器的输入是A/D转换后得到的时间离散的数字信号， 根据系统要求，DSP处理器对输入的数字信号按照特定的算法 进行处理，这是DSP系统的关键。最后，经过处理后的数字信 号再经数/模（D/A）转换器转换为模拟信号，之后再进行平滑 滤波就可得到连续的模拟信号。
TMS320C2000 系 列 DSP 又称 为 数字信 号 控制器 （ Digital Signal Controller，DSC），它为数字控制系统提供了DSP 性能与MCU外设集成度的优化组合。TMS320C2000系列作 为一种低价格、高性能的DSP处理器，适用于控制领域，如 工业自动化、汽车电子、电机控制、家用电器和消费电子等 领 域 。 该 系 列 DSP 目 前 主 要 由 TMS320C24x 和 TMS320C28x组成，所有 TMS320C2000 平台控制器均实现 了全面的软件兼容性。
第2章 DSP系统设计概述
2.2 DSP系统的设计开发过程
2.2.2 DSP系统的设计开发流程 5．系统集成和测试
软硬件设计、调试完成之后，进行系统集成。所谓系统集成 是利用DSP厂家提供的软件将软件程序生出固定的格式，写 入 到 DSP 板 上 的 EPROM 或 者 Flash 存 储 器 中 ， 代 码 固 化 后，DSP系统就可以脱离仿真器独立运行了。 DSP系统在可以独立运行之后，还应该继续进行一系列的系 统性能测试，评估系统的性能指标是否达到设计要求。在系 统测试的过程中，要反复检查系统的实时性、精度和稳定 性，如果达不到设计要求，就需要通过修改软件（甚至调整 硬件）予以解决。
DSP课件NO.2-DSPCPU结构
更新辅助寄存器和堆栈指针
例2.2： 流水线中的跳转指令
1
预取
2
指取 PB=B 预取
3
译码 IR=B 指取
4
访问
5
读取
6
B
7
8
9
10
执行/写回
B b1
PAB=a1
译码
访问
读取
执行/写回
PAB=a2
PB=b1
预取
IR=b1
指取 PB=i3 译码
b1
访问 读取 执行/写回
流水线冲洗
流水线冲洗 j1
PBA=a3
TMS320C2xx的CPU（部分）
硬件乘法器
CALU（中心算术逻辑单元）
移位
通用微处理器的移位，每调用一 次移位指令移动1-bit DSP可以在一个机器周期内左移 或右移多个bit，可以用来对数字 定标，使之放大或缩小，以保证 精度和防止溢出；还可以用来作 定点数和浮点数之间的转换
Von Neuman结构与Harvard结构
DSP 总线结构 目的：Y(n)=∑X(i)×A(i) 冯诺依曼结构
CPU
AB DB
存储器
2019/2/11 5
DSP 总线结构(续) 哈佛结构 PAB CPU DAB
程 序 存 储 器
PB
DB
数 据 存 储 器
2019/2/11
6
DSP 总线结构(续)
改进的哈佛结构 CPU PAB PB DB DAB
程序存储器
数据存储器
2019/2/11
7
Harvard结构
程序与数据存储空间分开，各有独 立的地址总线和数据总线，取指和 读数可以同时进行，从而提高速度， 目前的水平已达到90亿次浮点运算/ 秒（9000MFLOPS）
第2章F281xDSP控制器总体结构
第２章 ＴＭＳ３２０Ｆ２８１ｘ ＤＳＰ控制器总体结构 本章主要内容:Ø DSP引脚及其功能(Pins and Their Function of the DSP)Ø DSP的片内硬件资源(DSP On-chip Hardware Resources)Ø 存储器扩展外部接口XINTF(External Interface for Memory Extension)Ø DSP片内Flash和OTP存储器(DSP On-Chip Flash and OTP Memory)Ø 代码安全模块CSM(Code Security Module)Ø 时钟与低功耗模式(Clock and Low Power Modes)Ø 看门狗定时器(Watchdog Timer, WDT)Ø 32位CPU定时器(32-bit CPU Timers)Ø 通用输入/输出GPIO(General Purpose Input/Output)Ø 片内外设寄存器(On-chip Peripheral Registers)Ø 外设中断扩展PIE(Peripheral Interrupt Extension)2.1 DSP引脚及其功能图2-1为TMS320F2812的176引脚PGF LQFP(Low-Profile Quad Flatpack)封装图。
图2-2为TMS320F2810的128引脚PBK LQFP封装图。
还有一种为179引脚GHH球形网格阵列(Ball Grid Array, BGA)封装。
图2-1 TMS320F2812 的176引脚PGF LQFP封装图图2-2 TMS320F2810 的128引脚PBK LQFP封装图这些引脚按功能分类如下：(1) XINTF (External Interface)信号: 地址(19位)/数据(16位)/及存储器控制信号引脚。
第二章DSP的硬件结构(整理)
√
√
中央处理单元（CPU）
状态和控制部件、运算部件和各种寄存器
1.CPU状态和控制寄存器（3个16位存储器映像寄存器）
• (1) 状态寄存器0(ST0)； • (2) 状态寄存器1(ST1)； • (3) 处理器工作模式状态寄存器(PMST)。 • ST0和ST1主要包含各种工作条件和工作方式的状态；PMST
CLKOUT、器件电压等 – （7）不同内核电压以获取不同的芯片运行速度：
5.0v-40MIPS,3.3v-80MIPS,2.5v-100MIPS,1.8v200MIPS。
总线结构
一组程序总线PB
– 传送从程序存储器读取的指令代码和立即数；
三组数据总线（CB、DB、EB）
– CB,DB: 传送从数据存储器读出的操作数； – EB: 传送写入到数据存储器中的数据；
– (2) 存储器系统
• 包括片内程序ROM、片内单访问的数据RAM和 双访问的数据RAM、外接存储器接口。
– (3) 片内外设与专用硬件电路
• 包括片内定时器、各种类型的串口、主机接口、 片内锁相环(PLL)、时钟发生器及各种控制电路。
系统控 制界面
系统控制
PAB PB
CAB CB
DAB DB
EAB EB
15~0 BL（低阶位）
中央处理单元（CPU）
2.运算部件
– （3）Barrel Shifter
• 功能：能把输入的数据进行0～31bit左移和0～ 16bit右移。
• 移位数定义：
– 用一个立即数(-16～15)表示。 – 用状态寄存器ST1的累加器移位方式(ASM)位表示，共
5位，移位数为-16～15。 – 用T寄存器中最低6位的数值(移位数为-16～31)表示
第2章DSP控制器总体结构
XZCS2
:XINTF 的Zone2选择。
XZCS6AND7 :XINTF 的Zone6和 Zone7选择。
XWE
:写使能。
XRD
:读使能。
XR/ W
:读/写选通。
XREADY :准备好信号 。
2024/3/28
山东大学控制学院 张东亮
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TI还推出了F2808、F2806、F2801等型号，其内部结 构与F2812类似，但引脚数、时钟频率、内部资源有所降低， 以降低成本。
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山东大学控制学院 张东亮
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2.3 存储器扩展外部接口XINTF
典型的DSP应用系统多采用最小系统，即系统由一个 F2810 DSP芯片加上相应的电源、时钟、复位、JTAG电路 及应用电路构成，这种系统也称为单片系统方案（Single Chip Solution）。在程序调试过程中，可以先将程序放入到 H0 SARAM、L0 SRAM和L1 SARAM中运行仿真调试，对 于程序长度小于16KW时比较方便。调试完成后，再将程序 放入Flash存储器中运行。
MCeomnotrroyl SPuebri-pShyesrtaelms
Fast program execution out of both RAM and Flash memory 100-120 MIPS with Flash Acceleration Technology 150 MIPS out of RAM for time-critical code
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• XINTF 信号: 地址/数据及存储器控制信号引脚
XA[18]~XA[0]: 19根外部地址线。
《DSP控制器原理及应用技术》第2章 硬件基础
2.2.3 C28x CPU寄存器组
1、程序控制寄存器PC和RPC：
PC：22位。 指向刚到达流水线解码第2阶段的指令。 RPC：22位。存放LCR指令的返回地址。
2、辅助寄存器及其算术单元：
XAR0～XAR7：32位。 间接寻址时作为指针指向存储器，或作通用寄存器。
3、数据页面指针DP：
16位。 直接寻址时指示页面编号。 数据空间低4M分页方法： 64字为1页， 共65536页
第二章 The END
3种配置方式：PLL关闭、旁路和使能。
2.4.2 各子模块及其控制
二、 PLL模块
PLL使能
2.4.2 各子模块及其控制
三、片内外设时钟控制
外设时钟控制寄存器PCLKCR0/1/2：0-禁止；1-允许 高/低速外设时钟预定标寄存器HISPCP / LOSPCP
H/LSPCLK2 0 0 0 0 1 1 1 1 H/LSPCLK1 0 0 1 1 0 0 1 1 H/LSPCLK0 0 1 0 1 0 1 0 1 外设始终频率 SYSCLKOUT / 1 SYSCLKOUT / 2 (default HISPCP) SYSCLKOUT / 4 (default LOSPCP) SYSCLKOUT / 6 SYSCLKOUT / 8 SYSCLKOUT / 10 SYSCLKOUT / 12 SYSCLKOUT / 14
2.5 电源与系统复位
2.5.2 系统复位
作用：当程序跑飞或跳转时。通知特定硬件接口，使程
序软件恢复至特定程序段或从头开始运行。 复位信号：外部引脚
XRS
看门狗定时器复位 响应：芯片内部各功能模块收到复位信号后，将CPU寄
存器及其他片内外设的寄存器设置为复位时的默认值。
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Memory Bus Peripheral Bus
12-Bit ADC Watchdog
Interrupt Management
100-120 MIPS with Flash Acceleration Technology 150 MIPS out of RAM for time-critical code
Control Ports
McBSP CAN 2.0B SCI-UART A SCI-UART B SPI
Event Managers Ultra-Fast 12-bit ADC 12.5 MSPS throughput Dual sample&holds enable simultaneous sampling Auto Sequencer, up to 16 conversions w/o CPU
Watchdog
GPIO
Interrupt Management
150 MIPs C28xTM 32-bit DSP 32x32-bit Multiplier 32-bit Timers (3) Real-Time JTAG 32-bit Register File RMW Atomic ALU
Communications Ports
Multiple standard communication ports provide simple interfaces to other components 11
F281x DSP的 功能框图
12
On-Chip Flash Memory
Code security
21
XINTF 时序寄存器XTIMINGx (x=0,1,2,6,7):
Bit 名称 31-23
Reserved
22
X2TIMING
21-18
Reserved
17-16
XSIZE
15 READY MODE
14 …
1
0 XWRTAIL
XINTF 时序寄存器XTIMINGx用来配置建立/保持和等待时 间。
2
2.1 DSP的引脚及其功能
下图分别为TMS320F2812的176引脚PGF LQFP(LowProfile Quad Flatpack)封装图和TMS320F2810的128引脚 PBK LQFP封装图。
3
F2812 DSP的 引脚
4
F2810 DSP的 引脚
5
引脚说明 (见教材表格)
13
2812 DSP的 存储器映射
14
2810 DSP的 存储器映射
15
存储器地址空间
281xDSP 具有1M存储空间：包括数据, 程序, I/O空间。 片内存储器： SARAM: M0 (00 0000-00 03FFH) ，1KW SARAM: M1(00 0400-00 07FFH)， 1KW 片内外设:PF0, ( 00 0800-00 0CFFH) , 2KW 中断矢量PIE Vector-RAM: D00-DFFH ，256W 片内外设:PF1/2, ( 00 6000-00 7FFFH) ，8KW SARAM: L0 (00 8000-00 8FFFH)， 4KW, 安全 SARAM: L1 (00 9000-00 9FFFH) ，4KW, 安全 OTP: (3D 7800-3D 7BFFH) 1KW, 安全 Flash : (3D 8000-3F 7FFFH)， 128KW, 安全 SARAM: H0(3F 8000-3F BFFFH) ，8KW Boot ROM: (3F F000-3F FFFFH)， 4KW
7
TI还推出了F2808、F2806、F2801等型号，其内部结 构与F2812类似，但引脚数、时钟频率、内部资源有所降低， 以降低成本。
F28x DSP的硬件资源
8
2.2 DSP的片内硬件资源
F281x DSP的功能框图
9
2812 DSP控制器的结构
• CPU • 片内存储器 • 片内外设 (片内接口电路)
10
TMS320F2812 / TMS320F2810
Most Powerful - Most Integrated Dual Function Digital Signal Controller High-Performance CPU (C28x
Code security
128Kw Flash + 2Kw OTP XINTF 18Kw RAM 4Kw Boot ROM Event Mgr A Event Mgr B
第2章 TMS320F281x DSP控制器总体结构
本章内容： 2.1 DSP的引脚及其功能 2.2 DSP的片内硬件资源 2.3 存储器扩展外部接口 2.4 DSP 片内Flash和OTP存储器 2.5 代码安全模块
1
2.6 时钟与低功耗模式 2.7 看门狗定时器 2.8 32位 CPU定时器 2.9 通用输入/输出 2.10 片内外设寄存器 2.11 外设中断扩展
GPIO
Up to 128K x 16 Flash
C28xTM 32-bit DSP
32x32-bit Multiplier 32-bit Timers (3) Real-Time JTAG 32-bit Register File RMW Atomic ALU
(8 x 4K and 6 x 16K Sectors)
McBSP CAN 2.0B SCI-UART A SCI-UART B SPI
128-bit security protects software investment External memory interface (XINTF) supports systems with larger memory models (up to 1MW address reach)
29
受CSM影响的片内资源
地址
0x8000~0x8FFF 0x9000~0x9FFF 0x3D 7800~0x3D 7BFF 0x3D 8000~0x3F 7FFF
块
L0 SARAM (4KW) L1 SARAM (4KW) OTP (1KW) Flash (128/64KW)
16
外部存储器及I/O扩展 XINTF Zone0/1, Zone2, Zone6/7, 1M+32K。通过数据线 XD0-XD15、地址线 XA0-XA18及控制信号线 扩展。 不论是2812还是2810，“低64K”的存储器地址范围 映射到24x的数据空间；“高64K”的存储器地址范围映 射到24x的程序空间。24x兼容的代码只能在“高64K” 存储器中执行，因此只有最顶部的32K(0x3F 0000~0x3F 7FFF)的Flash/ROM和H0 SARAM可以用来运行24x兼 容的代码。
XINTF 配置寄存器XINTCNF2。
XINTF 的Bank寄存器XBANK。
XINTF 寄存器初始化程序。
22
XINTF的寄存器
23
2.4 DSP 片内Flash和OTP存储器
• • • • • Flash存储器的特点。 Flash和OTP的功耗模式。 Flash和OTP的性能。 Flash流水线模式。 Flash和OTP寄存器。
24
Flash存储器的特点
• • • • •
多个分区。 有代码安全保护。 有低功耗模式。 可根据CPU频率调整的等待状态。 可提高性能的流水线模式。
25
Flash和OTP的功耗模式
• Sleep Mode. • Standby Mode. • Active Mode.
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Flash和OTP的性能
128Kw Flash + 2Kw OTP 18Kw RAM 4Kw Boot ROM Event Mgr A Event Mgr B XINTF
Memory Sub-System
Quarter of a Megabyte of on-chip Flash Memory Fast program execution out of both RAM and Flash memory
18
2812 DSP外部接口 分区 XINTF
19
时钟XTIMCLK和SYSCLKOUT的关系示意图
20
对访问时序进行配置依赖于F2812的工作频率 SYSCLKOUT和XINTF的定时时钟XTIMCLK。 XINTF对外访问时序被分成三个阶段，即 起始(Lead)阶段、激活(Active)阶段和收尾(Trail) 阶段。XINTF对不同的地址区域进行访问时， 可以通过对应各区的XTIMING寄存器对访问时 序加等待状态进行延时，等待状态可配置为若 干个XTIMCLK的周期数。
Memory Bus Peripheral Bus
12-Bit ADC
Memory Control Sub-System Peripherals
Fast program execution out of both RAM and Flash memory 100-120 MIPS with Flash Acceleration Technology 150 MIPS out of RAM for time-critical code
• XINTF (External Interface) 信号: 地址(19位)/数据（16 位）及存储器控制信号引脚。 • JTAG仿真测试及其他（振荡器、复位）引脚。 • A/D转换器引脚。 • 电源引脚。 • GPIOA、GPIOD或( EVA)引脚, GPIO 56个引脚。 • GPIOB 、GPIOD或( EVB事件管理器B)引脚。 • 通信模块(SPI/SCI/CAN/McBSP)或GPIOF、GPIOG引 脚。 • 外部中断或GPIOE 引脚。 • 通用数字I/O GPIOF或XF输出引脚。