EDA技术课程设计报告doc

EDA技术课程设计报告课题名称：六位频率计的设计电子工程系2010年6月10日目录一概述 ............................................................................................... - 1 -（一）设计背景及意义 .. (1)（二）设计任务与要求 (1)二六位频率计的工作原理 ............................................................... - 2 -三六位频率计的设计与仿真 ........................................................... - 3 -（一）六位十进制频率计的设计与仿真 . (4)（二）六位十六进制频率计的设计与仿真 (6)四调试过程、测试结果及分析 ....................................................... - 9 -（一）六位十进制频率计的调试过程、测试结果及分析 (9)（二）六位十进制频率计扩展功能的调试过程、测试结果及分析. -9-（三）六位十六进制频率计的调试过程、测试结果及分析 (10)五课程设计体会 ................................................. 错误！未定义书签。

六参考文献 ..................................................................................... - 11 -六位频率计的设计一概述（一）设计背景及意义随着数字电子技术的发展，频率测量成为一项越来越普遍的工作，因此测频计常受到人们的青睐。

目前许多高精度的数字频率计都采用单片机加上外部的高速计数器来实现，然而单片机的时钟频率不高导致测频速度比较慢，并且在这种设计中，由于PCB版的集成度不高，导致PCB板走线长，因此难以提高计数器的工作频率。

为了克服这种缺点，大大提高测量精度和速度，我们可以设计一种可编程逻辑器件来实现数字频率计。

数字频率仪器是数字电路中一个典型应用，实际的硬件设计用到的器件较多，联机比较复杂，而且会产生比较大的延时。

随着复杂可编程逻辑器件的广泛应用，将使整个人系统大大简化，提高整体性能。

它是直接用十进制数字来显示被测信号频率的一种测量装置。

它不仅可以测量正弦波、方波、三角波、尖脉冲信号和其他具有周期的信号的频率，而且还可以测量他们的周期。

经过改装，还可以测量脉冲宽度，做成数字式脉冲测量仪；可以测量电容，做成数字式电容测量仪；在电路中增加传感器，还可以做成数字脉搏仪、计数器等。

因此数字频率仪在测量物理量方面有广泛应用。

（二）设计任务与要求1、设计任务采用原理图设计并制作六位十进制频率计，用VHDL语言方法设计并制作六位十六进制频率计。

2、设计要求a)参考信号频率为1Hz;b)测量频率范围：六位十进制频率计：1Hz~100kHz；六位十六进制频率计：1Hz~4MHz；c)结果能用数码显示器显示。

二六位频率计的工作原理频率计的设计结构一般都是由频率计测频时序控制电路，计数器电路，锁存器以及显示器这四个模块组成（原理框图如下所示）。

根据频率的定义以及频率的测量基本原理可知，测定信号的频率必须有一个脉宽为1s的输入信号脉计数允许的信号，由于测频时序控制电路是一个16分频电路，因此1HZ脉冲信号经过测频时序控制电路后便会产生频率为1/16HZ的输出信号，即时钟周期为16s。

由于测频控制电路输出的是使能信号高电平有效，则只有在脉宽为8s时才能计数，即在1s的输入信号下可计8个数。

当在计数器输入端输入一个NHZ的信号时，则它在使能端输出高电平下一共可计8N个数值，当时钟信号下降沿来临时产生所存信号把所计的数值锁存到锁存器中并通过显示电路显示出来。

当在下一个脉宽上升沿来之前开始清零为下一次计数做准备。

1．测频控制信号发生器测频控制信号发生器产生测量频率的时序控制器，是设计频率计的关键。

这里控制信号取为1 Hz，2分频后就是一个脉宽为1 s的时钟信号，用来作为计数闸门信号。

当时钟信号为高电平时开始计数；在时钟信号的下降沿，产生一个锁存信号，锁存数据后，还要在下次时钟信号上升沿到来之前产生清零信号，为下次计数做准备，清零信号是上升沿有效。

2 . 计数器计数器以待测信号作为时钟，在清零信号到来时，异步清零；待测信号为高电平时开始计数。

本文设计的计数器计数最大值是 999 999。

3.锁存器当锁存信号上升沿到来时，将计数器的计数值锁存，这样可由外部的七段译码器译码并在数码管上显示。

设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。

锁存器的位数应跟计数器完全一样，均是24位。

4.译码驱动电路本文的数码管采用动态显示方式，每一个时刻只能有一个数码管点亮。

数码管的位选信号电路是74LS138芯片，其8个输出分别接到8个数码管的位选，3个输入分别接到EPF10K10LC84-4的I/O引脚。

5. 数码管显示本文采用6个共阴极数码管来显示待测频率的数值，其显示范围从O～999999。

三六位频率计的设计与仿真要在实验箱上观测到实验现象时，则必须经过两大步骤：①.软件测试。

其中包括原理图的设计与仿真或是VHDL语言描述与仿真和管脚锁定②.硬件测试。

它包括试验箱的下载和电路的搭建㈠．软件测试原理图设计与仿真步骤：打开quartusII软件，首先创建一个工程并保存，然后新建一个原理图文件（.dbf）或是VHDL文件，此时原理图文件（VHDL文件）名要与工程名相同且与工程保存在同一路径下，最后在工程里面打开原理图文件或是VHDL文件则可在其中编辑原理图或编写VHDL语言描述。

原理图(或VHDL)编辑完成后先编译，编译成功后则可进行防真。

打开仿真文件（.vwf）,先添加进原理图(或VHDL)的功能端口即输入输出端口，然后根据实现其功能的原理设置时钟周期（一般设置为20us）以及各端口的脉冲频率。

如果输出端是计数端,则应在count vaule—timing 里面设置count every的计数时钟，并且还可根据需求设置输出方式是按二进制，十进制还是十六进制形式输出。

各项数据设置完成后，按原理图文件名保存并保存在与其同一路径下，然后仿真，直到仿真成功为止。

如果以上编辑的都是底层文件时，则需要将底层文件包装变成一个单一元件并放置在工程路径指定的目录中以备顶层文件的编辑调用，如是顶层或是单一文件时则不需要进行构建元件符号。

由于底层文件不需要在试验箱上观测效果，则没必要进行管脚锁定以及后面的相关操作了，而顶层文件是要在实验箱上观测最终实验结果的则仿真完成后需进行管脚锁定。

㈡.硬件测试硬件结果显示步骤：连接实验箱上的电源线，将计算机下载线连接到实验箱上，根据各端口对应的管脚进行连线，完成后打开电源与试验箱开关进行配置文件下载，但在下载之前一定要先编译一次。

下载成功后则可在试验箱直接观测到实验现象。

（一）六位十进制频率计的设计与仿真底层 TF_CTRL原理图：其仿真波形：底层CNT_10原理图：其仿真波形：顶层TOP原理图：其仿真波形：（二）六位十六进制频率计的设计与仿真--测频控制电路(FTCTRL)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FTCTRL ISPORT (CLKK : IN STD_LOGIC; --1HzCNT_EN : OUT STD_LOGIC; --计数器时钟使能RET_CNT : OUT STD_LOGIC; --计数器清零LOAD : OUT STD_LOGIC); --输出锁存信号END FTCTRL;ARCHITECTURE behave OF FTCTRL ISSIGNAL Div2CLK : STD_LOGIC;BEGINPROCESS(CLKK)BEGINIF CLKK’EVENT AND CLKK=’1’THEN --1Hz时钟2分频Div2CLK <= NOT Div2CLK;END IF;END PROCESS;PROCESS(CLKK,Div2CLK)BEGINIF CLKK=’0’AND Div2CLK=’0’THEN RET_CNT<=’1’;--产生计数器清零信号ELSE RST_CNT <= ‘0’;END IF;END PROCESS;LOAD <= NOT Div2CLK;CNT_EN <= Div2CLK;END behave;仿真波形：---24位锁存器(REG24B)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG24B ISPORT ( LK : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(23 DOWNTO 0);DOUT : OUT STD_LOGIC_VECTOR(23 DOWNTO 0));END REG24B;ARCHITECTURE behave OF REG24B ISBEGINPROCESS(LK,DIN)BEGINIF LK’EVENT AND LK = ‘1’THEN DOUT <= DIN;END IF;END PROCESS;END behave;仿真波形：---24位计数器(COUNTER24B)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNTER24B ISPORT ( FIN : IN STD_LOGIC; ---时钟信号CLR : IN STD_LOGIC; ---清零信号ENABL : IN STD_LOGIC; ---计数使能信号DOUT : OUT STD_LOGIC_VECTOR(23 DOWNTO 0)); ---计数结果END COUNTER24B;ARCHITECTURE behave OF COUNTER24B ISSIGNAL CQI : STD_LOGIC_VECTOR(23 DOWNTO 0);BEGINPROCESS (FIN,CLR,ENABL)BEGINIF CLR = ‘1’THEN CQI <= (OTHERS=>’0’); ---清零ELSIF FIN’EVENT AND FIN = ‘1’THENIF ENABL = ‘1’THEN CQI <= CQI + 1;END IF;END IF;END PROCESS;DOUT <= CQI;END behave;仿真波形：----频率计顶层文件(FREQTEST)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FREQTEST ISPORT ( CLK1HZ : IN STD_LOGIC;FSIN : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR(23 DOWNTO 0));END FREQTEST;ARCHITECTURE struc OF FREQTEST ISCOMPONENT FTCTRLPORT (CLKK : IN STD_LOGIC; ---1HZCNT_EN : OUT STD_LOGIC; ---计数器时钟使能RST_CNT : OUT STD_LOGIC; ---计数器清零Load : OUT STD_LOGIC ); ---输出锁存信号END COMPONENT;COMPONENT COUNTER24BPORT ( FIN : IN STD_LOGIC; ---时钟信号CLR : IN STD_LOGIC; ---清零信号ENABL : IN STD_LOGIC; ---计数使能信号DOUT : OUT STD_LOGIC_VECTOR(23 DOWNTO 0)); ---计数结果END COMPONENT;COMPONENT REG24BPORT ( LK : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(23 DOWNTO 0);DOUT : OUT STD_LOGIC_VECTOR(23 DOWNTO 0));END COMPONENT;SIGNAL TSTEN1 : STD_LOGIC;SIGNAL CLR_CNT1 : STD_LOGIC;SIGNAL Load1 : STD_LOGIC;SIGNAL DTO1 : STD_LOGIC_VECTOR(23 DOWNTO 0);SIGNAL CARRY_OUT1 : STD_LOGIC_VECTOR(6 DOWNTO 0);BEGINU1 : FTCTRL PORT MAP(CLKK => CLK1HZ,CNT_EN => TSTEN1,RST_CNT => CLR_CNT1,Load => Load1);U2 : REG24B PORT MAP( LK => Load1,DIN => DTO1,DOUT => DOUT);U3 : COUNTER24B PORT MAP( FIN => FSIN,CLR => CLR_CNT1,ENABL => TSTEN1,DOUT => DTO1);END struc;仿真波形：四调试过程、测试结果及分析（一）六位十进制频率计的调试过程、测试结果及分析调试过程：①软件调试。