EDA课程设计报告资料

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eda花样彩灯课程设计报告

eda花样彩灯课程设计报告一、课程目标知识目标：1. 学生能理解并掌握EDA（电子设计自动化）花样彩灯的基本原理与设计流程。

2. 学生能识别并运用课程中所学的电子元件，如LED灯、电阻、电容等，并理解其在电路中的作用。

3. 学生能够运用已学的电子知识，设计并搭建简单的EDA花样彩灯电路。

技能目标：1. 学生能够运用计算机软件进行电路设计与仿真，提高实际操作能力。

2. 学生通过小组合作，提高沟通协调能力和团队协作能力。

3. 学生能够运用问题解决策略，对设计过程中出现的问题进行分析、调试和优化。

情感态度价值观目标：1. 学生培养对电子科技的兴趣，增强创新意识和实践能力。

2. 学生在设计和制作过程中，培养耐心、细心的品质，提高面对困难的勇气和毅力。

3. 学生通过课程学习，认识到科技与生活的密切联系，增强环保意识和责任感。

本课程针对五年级学生特点，结合电子设计实际应用，注重培养学生的动手能力、创新能力和团队协作能力。

通过课程学习，使学生能够将所学知识应用于实际生活，激发他们对科技的兴趣，提高科学素养。

课程目标具体、可衡量，便于教师进行教学设计和评估。

二、教学内容本课程教学内容主要包括以下几部分：1. 电子元件的认识：介绍常用电子元件如LED灯、电阻、电容等，使学生了解其性能、特点及在电路中的作用。

2. EDA软件使用：教授学生如何使用EDA软件进行电路设计与仿真，包括电路图的绘制、元件的选取与放置、电路的仿真与调试等。

3. 花样彩灯设计原理：讲解花样彩灯的设计原理，如电路的基本连接方式、控制方法等。

4. 实践操作：指导学生进行EDA花样彩灯的设计与制作，让学生在实际操作中掌握所学知识。

5. 课程总结与展示：学生完成作品后，进行课程总结，分享设计经验，展示作品成果。

教学内容安排如下：1. 第一课时：电子元件的认识及基本电路原理介绍。

2. 第二课时：EDA软件的使用方法教学。

3. 第三课时：花样彩灯设计原理及实践操作指导。

eda课程设计5篇[修改版]

第一篇：eda课程设计数字钟一、设计要求设计一个数字钟，具体要求如下：1、具有时、分、秒计数显示功能，以24小时循环计时。

2、具有清零、校时、校分功能。

3、具有整点蜂鸣器报时以及LED花样显示功能。

二、设计方案根据设计要求，数字钟的结构如图8-3所示，包括：时hour、分minute、秒second计数模块，显示控制模块sel_clock，七段译码模块deled，报时模块alert。

三、VHDL程序library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; useIEEE.STD_LOGIC_UNSIGNED.ALL;---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code. --library UNISIM;--use UNISIM.VComponents.all;entityddz is port(rst,clk: in std_logic; hour_h: out std_logic_vector( 6 downto 0); hour_l: outstd_logic_vector( 6 downto 0); min_h: out std_logic_vector( 6 downto 0);min_l: out std_logic_vector( 6 downto 0);sec_h: out std_logic_vector( 6 downto 0);sec_l: out std_logic_vector( 6 downto 0)); endddz;architecture Behavioral of ddz is signalcnt: std_logic_vector(15 downto 0); signalsec_h_in: std_logic_vector( 3 downto 0); signalsec_l_in: std_logic_vector( 3 downto 0); signalmin_h_in: std_logic_vector( 3 downto 0); signalmin_l_in: std_logic_vector( 3 downto 0); signalhour_h_in: std_logic_vector(3 downto 0); signalhour_l_in: std_logic_vector(3 downto 0);signalclk_s,clk_m,clk_h: std_logic; begin process(rst,clk) begin if rst='0' then sec_h_in'0');sec_l_in'0');clk_msec_l_inifsec_h_in=5 thensec_h_inclk_melsesec_h_inclk_mend if; else sec_l_inclk_mend if; end if; end process;process(rst,clk_m) begin if rst='0' then-- min_h_in'0');min_l_in'0'); -- clk_hmin_l_inmin_h_inclk_mend if; else min_l_inend if; end if; end process;process(rst,clk_n) begin if rst='0' then-- hour_h_in'0');hour_l_in'0'); -- clk_hhour_l_inhour_h_inclk_nend if; else hour_l_inend if; end if; end process;process(sec_l_in) begin casesec_l_in iswhen "0000" =>sec_lsec_lsec_lsec_lsec_lsec_lsec_lsec_lsec_lsec_lsec_lprocess(sec_h_in) begin casesec_h_in iswhen "0000" =>sec_hsec_hsec_hsec_hsec_hsec_hsec_hsec_hsec_hsec_hsec_hprocess(min_l_in) begin casemin_l_in iswhen "0000" =>min_lmin_lmin_lwhen "0011" =>min_lmin_lmin_lmin_lmin_lmin_lmin_lmin_lprocess(min_h_in) begin casemin_h_in iswhen "0000" =>min_hmin _h min _hmin _hmin _h min _hmin _hmin _hmin _hmin _hmin _hend case; end process;process(hour_l_in) begin casehour_l_in iswhen "0000" =>hour_lhour_lhour_lhour_lhour_lhour_lhour_lhour_lhour_lhour_lhour_lprocess(hour_h_in) begin casehour_h_in iswhen "0000" =>hour_hhour_hhour_hhour_h hour _h hour _h hour _h hour _h hour _hhour_h hour _h四、VHDL仿真结果五、课程设计心得通过这次课程设计，有效得巩固了课本所学的知识，而且通过上机仿真不断发现问题并及时改正，加深了我们对该课程设计的印象。

EDA课程设计报告--四位加法器设计

《EDA》课程设计题目：四位加法器设计学号： 200906024245姓名：梁晓群班级：机自094指导老师：韩晓燕2011年12月28日—2011年12月30日目录摘要----------------------------------3EDA简介---------------------------3概述----------------------------------4 1.1目的与要求-------------------4 1.2实验前预习-------------------41.3设计环境----------------------5四位全加器的设计过程----------52.1 半加器的设计-----------------62.2一位全加器的设计-----------92.3四位全加器的设计----------11收获与心得体会----------------13摘要本文主要介绍了关于EDA技术的基本概念及应用，EDA设计使用的软件Quartus7.2的基本操作及使用方法，以及半加器、1位全加器和四位全加器的设计及仿真过程。

EDA简介EDA的概念EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作.EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。

EDA代表了当今电子设计技术的最新发展方向，它的基本特征是：设计人员按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路（ASIC）实现，然后采用硬件描述语言（HDL）完成系统行为级设计，最后通过综合器和适配器生成最终的目标器件，这样的设计方法被称为高层次的电子设计方法。

eda课程设计

eda课程设计一、教学目标本课程的教学目标是使学生掌握EDA（电子设计自动化）的基本概念、原理和方法，培养学生运用EDA工具进行电子系统设计和分析的能力。

具体目标如下：1.知识目标：（1）理解EDA的定义、发展历程和应用领域；（2）掌握常见的EDA工具及其功能；（3）了解电子系统设计的基本流程；（4）熟悉硬件描述语言（如VHDL、Verilog）的基本语法和用法。

2.技能目标：（1）能够熟练使用至少一种EDA工具进行电子系统设计；（2）能够编写简单的硬件描述语言程序，实现基本的电子系统功能；（3）具备分析电子系统性能和优化设计的能力；（4）能够阅读和理解电子设计相关的技术文档。

3.情感态度价值观目标：（1）培养学生的创新意识和团队合作精神；（2）增强学生对电子技术的兴趣和热情；（3）培养学生严谨的科学态度和良好的职业道德。

二、教学内容本课程的教学内容主要包括以下几个方面：1.EDA基本概念和原理：介绍EDA的定义、发展历程、应用领域和基本原理。

2.EDA工具的使用：介绍常见的EDA工具（如Cadence、Altera、Xilinx等）的功能和操作方法。

3.硬件描述语言：介绍硬件描述语言（如VHDL、Verilog）的基本语法、结构和用法。

4.电子系统设计流程：介绍电子系统设计的整个流程，包括需求分析、电路设计、仿真验证、硬件实现等。

5.电子系统性能分析与优化：讲解如何分析电子系统的性能，并提出优化设计的策略。

6.实例分析：通过具体案例，使学生掌握EDA工具在实际工程项目中的应用。

三、教学方法本课程采用讲授法、实践教学法和小组讨论法相结合的教学方法。

1.讲授法：用于讲解EDA的基本概念、原理和工具的使用方法。

2.实践教学法：通过实际操作EDA工具，使学生熟悉电子系统设计流程，提高实际操作能力。

3.小组讨论法：分组进行案例分析，培养学生的团队协作能力和解决问题的能力。

四、教学资源1.教材：选用权威、实用的EDA教材，如《电子设计自动化原理与应用》。

EDA课程设计报告用电器电源自动控制电路

EDA课程设计报告用电器电源自动控制电路燕山大学EDA课程设计报告书题目：用电器电源自动控制电路一、设计题目及要求设计题目：用电器电源自动控制电路要求：1控制电路能使用电器的电源自动开启_秒，然后自动_秒，如此周而复始的工作2_可以设置，范围为130s；3定时范围Y可以调节，范围为160分；4单独设置置数输入控制端实现范围调节；5要有工作状态指示；并有分秒的倒计时显示。

二、设计过程及内容总体设计由三部分构成第一部分：_模块的设计_模块的功能：控制电路能使用电器的电源自动开启_秒，然后自动_秒，如此周而复始的工作此模块由一30进制的减法计数器实现，减法计数器由两个74190组成，通过置数实现_秒的设置。

当_减至0时，输出信号使触发器反转，输出端在0和1之间以_秒反转，实现电路的工作_秒，停止_秒。

设计电路如图所示：_模块结构图仿真图如图图（1-2）_模块的仿真图第二部分：y模块的设计Y模块的功能：由两个60进制的减法器组成，每个减法器由两个74190组成。

实现秒和分的进制关系，并将输出端和扫描电路相连，使数码管显示Y的值。

当记数停止时，整个电路停止工作。

设计电路如图：仿真图如图：第三部分：分频器和扫描电路由于实验箱说需要的频率和实际的不匹配，制作了分频电路，此电路将原有的频率，进行四分频，实现秒的脉冲。

分频电路，如图：扫描电路，在一定的时间内多次循环，达到对Y模块的输出数据的多次扫描，结果常亮，其现实的结果为分和秒的倒计时，当地址端不同时，不同的Y模块的输出得到显示，从而让四个输出共同显示.扫描电路如图:第四部分：多个模块的连接，完成总的实验要求。

_in和yin两个输入端为控制端，可以设置规定范围内的数值作为量程，led输出端接二极管显示，用二极管的亮灭显示其工作状态。

总的电路图如图：图（3-1）仿真图如图：三、心得体会在这两周的EDA课程设计中，不仅仅在专业知识上，而且在其他方面都有很大的提高。

EDA课程设计报告

EDA课程设计报告实训任务：一、实训目的和要求：（1）熟练掌握keil c51集成开发环境的使用方法（2）熟悉keil c51集成开发环境调试功能的使用和dp？51pro。

net单片机仿真器、编程器、实验仪三合一综合开发平台的使用。

（3）利用单片机的p1口作io口，学会利用p1口作为输入和输出口。

（4）了解掌握单片机芯片的烧写方法与步骤。

（5）学会用单片机汇编语言编写程序，熟悉掌握常用指令的功能运用。

（6）掌握利用protel 99 se绘制电路原理图及pcb图。

（7）了解pcb板的制作腐蚀过程。

二、实训器材：pc机（一台）pcb板（一块）520ω电阻（八只）10k电阻（一只）led发光二极管（八只）25v 10μf电容（一只）单片机ic座（一块）at89c51单片机芯片（一块）热转印机（一台）dp？51pro。

net单片机仿真器、编程器、实验仪三合一综合开发平台（一台）三、实训步骤：（2）将流水灯程序编写完整并使用tkstudy ice调试运行。

（4）打开电源，将编写好的程序运用tkstudy ice进行全速运行，看能否实现任务要求。

（6）制板。

首先利用protel 99 se画好原理图，根据原理图绘制pcb图，然后将绘制好的pcb布线图打印出来，经热转印机转印，将整个布线图印至pcb 板上，最后将印有布线图的pcb板投入装有三氯化铁溶液的容器内进行腐蚀，待pcb板上布线图外的铜全部后，将其取出，清洗干净。

（7）焊接。

将所给元器件根据原理图一一焊至pcb板相应位置。

（8）调试。

先把at89c51芯片插入ic座，再将+5v电源加到制作好的功能板电源接口上，观察功能演示的整个过程（看能否实现任务功能）。

（流水灯控制器原理图）四、流水灯控制器程序的主程序：org 0000hsjmp startorg 0030hstart：mov a，0ffhmov r0，1chmov r2，12hclr cloop1：acall delaydjnz r0，loop，尽在。

EDA课设设计报告

目录1、概述 (4)2、设计要求 (4)3、设计内容 (5)4、方案设计与原理分析 (6)5、锁存译码设计 (9)6、报警信号发生器 (16)7、密码锁控制电路仿真结果及下载分析（18）8、心得体会 (22)电子技术综合任务书姓名学号学院班级题目简易14位数字密码锁控制电路设计设计任务1、基本要求(1)、14位数字密码分成高7位（DH6….D H0）和低7位（DL6….D L0）,用数字逻辑开关预置，输出信号out为1表示开锁，否则关闭。

；(2)、14位数字密码分时操作，先预置高7位，然后再置入低7位，(3)要求电路工作可靠，保密性强，开锁出错立即报警，(4)、利用MAXPLUS2软件进行设计、编译、并在FPGA芯片上实现；(5)、14位密码自己设定。

时间进度总体时间为1周；星期一上午：讲解；星期一下午：理解电路原理；星期二下午：编辑源程序设计电路；星期四下午：验收电路图，检验程序是否正确；星期五之前：上交课程设计报告；主要参考文献【1】刘爱荣、王振成。

EDA技术与CPLD︱ＦＰＧＡ开发应用简明教程。

北京：清华大学出版社；【2】刘吕华。

数字逻辑EDA设计与实践。

北京：国防工业出版1、概述现在EDA技术应用广泛，包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。

目前EDA 技术已在各大公司、科研和教学部门广泛使用。

在产品设计与制造方面，EDA 技术可实现前期的计算机仿真、系统级模拟及测试环境的仿真、PCB的制作、电路板的焊接、ASIC的设计等。

EDA是随着集成电路和计算机技术的飞速发展应运而生的一种高级、快速、有效的电子设计自动化工具。

它是为解决自动控制系统设计而提出的，从七十年代经历了计算机辅助设计CAD，计算机辅助工程CAE，电子系统设计自动化ESDA三个阶段。

前两个阶段的EDA产品都只是个别或部分的解决了电子产品设计中的工程问题；第三代EDA工具根据工程设计中的瓶颈和矛盾对设计数据库实现了统一管理，并提供了并行设计环境概念，提供了独立与工艺和厂家的系统级的设计工具。

eda课程设计报告

eda课程设计报告一、课程目标知识目标：1. 学生能理解EDA（电子设计自动化）的基本概念，掌握EDA工具的使用方法。

2. 学生能运用EDA软件进行电路设计与仿真，理解并掌握数字电路的设计原理。

3. 学生了解并掌握基础的硬件描述语言（如VHDL/Verilog），能完成简单的数字系统设计。

技能目标：1. 学生通过EDA软件的操作，培养电子电路设计、仿真与验证的实际操作能力。

2. 学生通过小组合作完成设计项目，提高团队协作与沟通技巧。

3. 学生能够运用所学知识解决实际问题，具备一定的创新意识和动手能力。

情感态度价值观目标：1. 学生在EDA课程学习中，培养对电子科学技术的兴趣和探究精神。

2. 学生通过课程实践，增强自信心和成就感，激发进一步学习的动力。

3. 学生在学习过程中，树立正确的工程伦理观念，认识到技术发展对社会的责任和影响。

课程性质：本课程为电子信息工程及相关专业高年级学生的专业核心课程，旨在通过理论与实践相结合的教学，提高学生的电子设计能力。

学生特点：学生已具备一定的电子技术基础，具有较强的学习能力和实践欲望，对新技术和新工具充满好奇心。

教学要求：结合学生特点，注重培养实际操作能力，鼓励学生创新思维，提高解决实际问题的能力。

通过课程目标分解，确保学生在知识、技能和情感态度价值观方面的全面成长。

后续教学设计和评估将以此为基础，关注学生的学习成果。

二、教学内容根据课程目标，教学内容分为以下三个模块：1. EDA基本概念与工具使用- 教材章节：第一章 EDA技术概述，第二章 EDA工具简介- 内容列举：EDA发展历程，常用EDA软件介绍，软件安装与配置，基本操作流程。

2. 数字电路设计与仿真- 教材章节：第三章数字电路设计基础，第四章仿真技术- 内容列举：数字电路设计原理，EDA软件电路设计流程，仿真参数设置，波形分析与验证。

3. 硬件描述语言与数字系统设计- 教材章节：第五章硬件描述语言，第六章数字系统设计实例- 内容列举：硬件描述语言基础，VHDL/Verilog语法要点，简单数字系统设计方法，设计实例分析与实操。

eda课程设计报告速度表设计

eda课程设计报告速度表设计一、课程目标知识目标：1. 学生能理解速度表的基本原理和设计理念，掌握速度的计算公式。

2. 学生能了解并运用电子设计自动化（EDA）软件进行速度表电路的设计与仿真。

3. 学生掌握速度表在实际应用中的相关技术参数和性能指标。

技能目标：1. 学生能够运用EDA软件进行电路图绘制，具备基本的电路设计能力。

2. 学生能够通过小组合作，进行速度表的设计、搭建与调试，培养实际操作能力。

3. 学生能够运用所学知识解决实际生活中的速度测量问题，提高创新能力。

情感态度价值观目标：1. 学生通过本课程的学习，培养对电子设计自动化技术的兴趣，激发创新精神。

2. 学生在小组合作中，培养团队协作意识，提高沟通与交流能力。

3. 学生能够认识到速度表在交通安全中的作用，增强社会责任感和遵守交通规则的意识。

本课程针对学生年级特点，注重理论与实践相结合，以EDA软件为工具，培养学生电子设计能力。

课程目标具体、可衡量，旨在使学生在掌握基本知识的同时，提高实际操作和创新能力，培养良好的团队协作意识和价值观。

二、教学内容1. 速度表原理及计算公式：讲解速度表的基本工作原理，引导学生掌握速度的计算公式，理解速度与时间、路程的关系。

2. EDA软件应用：介绍EDA软件的基本功能与操作方法，使学生能够运用软件进行电路设计与仿真。

3. 速度表电路设计：依据教材相关章节，指导学生进行速度表电路的绘制，包括传感器、放大器、显示电路等组成部分。

4. 电路搭建与调试：学生分组进行速度表的搭建和调试，掌握电路故障排查方法，提高实际操作能力。

5. 速度表在实际应用中的案例分析：分析速度表在交通安全、运动监测等领域的应用案例，让学生了解速度表的实际意义。

教学内容安排和进度：第一课时：速度表原理及计算公式第二课时：EDA软件应用与电路设计第三课时：速度表电路搭建与调试第四课时：案例分析及总结教学内容与课本紧密关联，注重科学性和系统性。

EDA课程设计报告-基于CPLD的智力竞赛抢答器

目录一、总体思路 (1)二、各级模块设计 (2)1、抢答启动模块 (2)2、选手抢答模块 (7)3、加减分模块 (11)4、显示模块 (17)5、蜂鸣器 (19)三、调试步骤 (21)四、总结与体会 (23)五、原理图 (23)六、参考文献 (25)一、总体思路CPLD为复杂可编程逻辑器件，通过EDA技术对其进行编程，可将一个较复杂的数字系统集成于一个芯片中，制成专用集成电路芯片，并可随时在系统修改其逻辑功能。

智力竞赛抢答器，分为5个模块：选手抢答模块、抢答启动模块、加减分模块、显示模块、蜂鸣器控制模块。

图（一）总体框图抢答启动模块包括：复位和记时，用于启动抢答和启动定时。

输出信号给选手识别模块，并显示剩余时间。

选手抢答模块具有识别与锁存功能，并输出选手号给显示模块。

加减分模块用于存储各个选手的分数，并输出给显示模块。

蜂鸣器控制模块则对超时和抢答成功鸣声报警。

显示模块用于输出抢答剩余时间、抢答模块、选手得分。

二、各级模块设计1、抢答启动模块抢答启动模块由控制抢答启动的复位键和控制定时的两个定时启动键。

定时时间为5秒和20秒两种，分别由两个键控制。

主持人按下复位键启动抢答，并完成置数。

定时启动键则在置数信号有效的情况下，读入定时初值，进行减1操作，开始倒计时。

本模块程序：抢答启动LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY START_5_20 ISPORT(CLK1,RST,START5,START20:IN STD_LOGIC;B,A:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); --输出定时初值S_FLAG:OUT STD_LOGIC); --置数信号END ENTITY;ARCHITECTURE ONE OF START_5_20 ISSIGNAL DATAIN:STD_LOGIC_VECTOR(1 DOWNTO 0);TYPE ST_TYPE IS (ST0,ST1,ST2); --定义状态SIGNAL C_ST:ST_TYPE;BEGINDATAIN<=START5&START20; --两个输入信号放在一起判断PROCESS(RST,CLK1)BEGINIF RST='0' THEN --复位B<="0000";A<="0000";C_ST<=ST0;S_FLAG<='0';ELSIF CLK1'EVENT AND CLK1='1' THENCASE C_ST ISWHEN ST0=> IF DA TAIN="01" THENC_ST<=ST1; --输入信号为01，转ST1状态S_FLAG<='1'; --置数信号有效B<="0000";A<="0101"; --定时初值“05”ELSIF DATAIN="10" THENC_ST<=ST2; --输入信号为10，转ST1状态S_FLAG<='1'; --置数信号有效B<="0010";A<="0000"; --定时初值“20”ELSE C_ST<=ST0; --输入信号为11，保持ST0状态END IF;WHEN ST1=>IF DATAIN="11" THENC_ST<=ST0;--防按键抖动，为11时才转ST0状态S_FLAG<='0'; --置数信号无效ELSE C_ST<=ST1; --按键没弹起，继续等待END IF;WHEN ST2=>IF DATAIN="11" THEN C_ST<=ST0;S_FLAG<='0';ELSE C_ST<=ST2;END IF;WHEN OTHERS=>C_ST<=ST0;B<="0000";A<="0000";END CASE;END IF;END PROCESS;END ARCHITECTURE;定时控制LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DE_COUNT ISPORT(CLK2,LOAD,L_CR,RST:IN STD_LOGIC;B,A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);TIMEB,TIMEA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);TIMEOUT,SR1:OUT STD_LOGIC);END ENTITY;ARCHITECTURE TWO OF DE_COUNT ISBEGINPROCESS(LOAD,L_CR,RST,CLK2)V ARIABLE P1,P0:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF LOAD='1' THENP1:=B;P0:=A; --指数信号有效，将B、A值读入P1、P0ELSIF L_CR='0' THEN --有选手抢答成功，L_CR输入为0，定时时间清0 P1:="0000";P0:="0000";TIMEOUT<='0';SR1<='1';ELSIF RST='0' THEN P1:="0000";P0:="0000";TIMEOUT<='0';SR1<='0';ELSIF (CLK2'EVENT AND CLK2='1') THENIF P0="0000" THENIF P1>0 THENP1:=P1-1;P0:="1001"; --若个位为0，十位减1，个位赋为9 END IF;ELSE P0:=P0-1; --若个位不为0，个位直接减一IF P0="0000" AND P1="0000" THENTIMEOUT<='0';SR1<='1'; --若时间到，输出锁存信号END IF;END IF;END IF;TIMEB<=P1;TIMEA<=P0;END PROCESS;END ARCHITECTURE;实现两个子模块组合LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DE_COUNT ISPORT(CLK2,LOAD,L_CR,RST:IN STD_LOGIC;B,A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);TIMEB,TIMEA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);TIMEOUT,SR1:OUT STD_LOGIC);END ENTITY;ARCHITECTURE TWO OF DE_COUNT ISBEGINPROCESS(LOAD,L_CR,RST,CLK2)V ARIABLE P1,P0:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF LOAD='1' THENP1:=B;P0:=A; --指数信号有效，将B、A值读入P1、P0ELSIF L_CR='0' THEN --有选手抢答成功，L_CR输入为0，定时时间清0 P1:="0000";P0:="0000";TIMEOUT<='0';SR1<='1';ELSIF RST='0' THEN P1:="0000";P0:="0000";TIMEOUT<='0';SR1<='0';ELSIF (CLK2'EVENT AND CLK2='1') THENIF P0="0000" THENIF P1>0 THENP1:=P1-1;P0:="1001"; --若个位为0，十位减1，个位赋为9 END IF;ELSE P0:=P0-1; --若个位不为0，个位直接减一IF P0="0000" AND P1="0000" THENTIMEOUT<='0';SR1<='1'; --若时间到，输出锁存信号END IF;END IF;END IF;TIMEB<=P1;TIMEA<=P0;END PROCESS;END ARCHITECTURE;抢答启动子模块仿真如下：图（二）抢答定时子模块仿真如下：图（三）整个模块仿真如下图：图(四)2、选手抢答模块选手有8名，在一个结构体中用8个进程同时对8个选手按键电平变化的监测是不可实现的，因为若出现检测上升沿或下降沿的语句，编译软件会认为所检测的信号为实体的时钟信号，而一个实体只允许用一个时钟信号控制。

EDA课程设计报告书

《电子设计自动化 EDA》课程设计报告书学号：08057102班级：自动化 081姓名：陈婷指导教师：刘伟目录一、设计思想 (2)二、设计步骤 (3)三、调试过程 (8)四、结果剖析 (10)五、心得领会 (11)六、参照文件 (11)一、设计思想（一）、设计要求1、拥有以 24 小时制时、分、秒记时、显示功能。

2、拥有整点报时功能，整点报时的同时LED 花式显示。

3、拥有消零，调理小时，分钟功能。

4、设计精度要求为1s。

( 二) 、系统功能描绘1.、系统输入：调时、调分，清零信号，分别用按键开关 SETHOUR、SETMIN、RESET控制；计数时钟信号 CLK采纳 2HZ时钟源，扫描时钟信号 CLKDSP采纳 32HZ时钟源或更高；2、系统输出：8 位八段共阴极数码管显示输出；LED花式显示输出；3、系统功能详尽描绘：计时：正常工作状态下，每天按24 小时计时制，蜂鸣器无声，逢整点报时。

显示：要求采纳扫描显示方式驱动8 位 8 段数码管显示。

整点报时：蜂鸣器在“ 51”、“ 53”、“ 55”、“57”、“59”秒发音，结束时为整点；校时：在计时状态下，按下按键 SETMIN设定分钟，按下按键 SETHOUR设定小时。

（三）设计思路1、分别写出六进制、十进制、二十四进制、清零、设置时分、 LED 译码部分，在主体部分用元件例化语句计时，清零设置时分、 LED 译码，再加上扫描模块2、将六进制、十进制、二十四进制、清零、设置时分、 LED 译码、扫描模块分模块写在一个主中（四）系统电路构造框图二、设计步骤（一）各种进制的计时实时钟控制模块程序1、6 进制library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter6 isport( clk,reset,set: in std_logic;ain:in std_logic_vector(3 downto 0);aout: out std_logic_vector(3 downto 0);co: out std_logic);end counter6;architecture art2 of counter6 issignal count:std_logic_vector(3 downto 0);beginprocess(clk)beginif (clk'event and clk='1')thenif(reset='0')then count<="0000";elsif(set='1')then count<=ain;elsif (count="0101")thencount<="0000";co<='1';else count<=count+1;co<='0';end if;end if;end process;aout<=count;end art2;2、10 进制library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter10 isport(clk,reset,set: in std_logic;ain:std_logic_vector(3 downto 0);aout:out std_logic_vector(3 downto 0);co:out std_logic);end counter10;architecture art1 of counter10 issignal count:std_logic_vector(3 downto 0); beginprocess(clk)beginif(clk'event and clk='1') thenif(reset='0')then count<="0000";elsif(set='1')then count<=ain;elsif(count="1001") thencount<="0000";co<='1';else count<=count+1;co<='0';end if;end if;end process;aout<=count;end art1;3、24 进制ibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter24 isport( clk,reset,set: in std_logic;ainh:in std_logic_vector(3 downto 0);ainl:in std_logic_vector(3 downto 0);aout: out std_logic_vector(7 downto 0));end counter24;architecture art3 of counter24 issignal count:std_logic_vector(7 downto 0);beginprocess(clk)beginif(clk'event and clk='1') thenif(reset='0')then count<="00000000";elsif(set='1')then count(7 downto 4)<=ainh;count(3 downto 0)<=ainl;elsif(count(7 downto 4)<"0011" ) thenif(count(7 downto 4)="0010" and count(3 downto 0)="0011") then count<="00000000";elsif(count(3 downto 0)="1001") thencount(3 downto 0)<="0000";count(7 downto 4)<=count(7 downto 4)+1;else count(3 downto 0)<=count(3 downto 0)+1;end if;end if;end if;--end if;end process;aout<=count;end art3;（二）系统整体程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clock isport(clk,b1,clks: in std_logic;reset: in std_logic;setmin,sethour: in std_logic;minutell,minutehh,hourll,hourhh,b2:in std_logic_vector(3 downto 0); secondl,secondh:out std_logic_vector(3 downto 0);--second0,second2:out std_logic_vector(6 downto 0);minutel,minuteh:out std_logic_vector(3 downto 0);--minute0,minute2:out std_logic_vector(6 downto 0);hourl,hourh:out std_logic_vector(3 downto 0);--hour0,hour2,dout:out std_logic_vector(6 downto 0);dout:out std_logic_vector(6 downto 0);s:out std_logic_vector(2 downto 0);singing,light: out std_logic);end clock;architecture art of clock iscomponent counter10 isport(clk,reset,set: in std_logic;ain:in std_logic_vector(3 downto 0);aout:out std_logic_vector(3 downto 0);co:out std_logic);end component;component counter6 isport(clk,reset,set: in std_logic;ain:in std_logic_vector(3 downto 0);aout:out std_logic_vector(3 downto 0);co:out std_logic);end component;component counter24 isport(clk,reset,set: in std_logic;ainh,ainl:std_logic_vector(3 downto 0);aout:out std_logic_vector(7 downto 0));end component;component led7 isport(ain: in std_logic_vector(3 downto 0);aout:out std_logic_vector(6 downto 0));end component;signal cs0,cs1,cm0,cm1:std_logic;signal s0,s1,m0,m1,h0,h1,cout:std_logic_vector(3 downto 0);signal h:std_logic_vector(7 downto 0);signal count:std_logic_vector(2 downto 0);beginh0<=h(3 downto 0);h1<=h(7 downto 4);u1:counter10 port map(clk=>clk,reset=>reset,set=>b1,ain=>b2,aout=>s0,co=>cs0);u2:counter6 port map(clk=>cs0,reset=>reset,set=>b1,ain=>b2,aout=>s1,co=>cs1);u3:counter10port map(clk=>cs1,reset=>reset,set=>setmin,ain=>minutell,aout=>m0,co=>cm0);u4:counter6port map(clk=>cm0,reset=>reset,set=>setmin,ain=>minutehh,aout=>m1,co=>cm1);u5:counter24port map(clk=>cm1,reset=>reset,set=>sethour,ainl=>hourll,ainh=>hourhh,aout=>h);u6:led7 port map(ain=>cout,aout=>dout);secondl<=s0;secondh<=s1;minutel<=m0;minuteh<=m1;hourl<=h0;hourh<=h1;process(m1,m0,s1,s0)beginif(m1="0101" and m0="1001" and s1="0101" and s0="1001")then singing<='1';light<='1';else singing<='0';light<='0';end if;end process;process(clks)beginif(clks'event and clks='1') thenif (count="101") thencount<="000";else count<=count+1;end if;s<=count;CASE count ISwhen"000"=> cout<=s0;when"001"=> cout<=s1;when"010"=> cout<=m0;s<="010";when"011"=> cout<=m1 ;when"100"=> cout<=h0;when"101"=> cout<=h1;when others=> cout<="0000";end case;end if;end process;end art;三、调试过程(一)仿真波形1、6 进制程序仿真波形2、10 进制程仿真波形3、24 进制程序仿真波形4、系统程序仿真波形（二）剖析问题 1:u6:led7 port map(ain=>secondl,aout=>second0);u7:led7 port map(ain=>secondh,aout=>second1);u8:led7 port map(ain=>minutel,aout=>minute0);u9:led7 port map(ain=>minuteh,aout=>minute1);u10:led7 port map(ain=>hourl,aout=>hour0);u11:led7 port map(ain=>hourh,aout=>hour1);问题剖析：元件例化是并行语句，按此段代码LDE 并行显示，每一个数码管都需要八个端口，这样就需要八排插口，而试验箱只有一排端口。

EDA课程设计报告(DOC)

EDA课程设计报告—VGA显示器彩色信号发生器电路班级：11电子班姓名：学号： 1115102015指导老师：凌朝东摘要：VGA(Video Graphic Array)接口是与显示器进行通信的唯一接口。

通过FPGA器件控制RGB信号、行同步信号、场同步信号等信号，并参照有关标准，最后可以实现对VGA显示器的控制。

本设计与传统的图像显示方法不同，为节省储存空间在设计中采用R、G、B三种基色利用FPGA芯片和EDA设计方法，可以显示8种颜色，设计出针对性强的VGA显示控制器，而且不需要依靠计算机，既能够大大降低成本，又可以满足生产实践中不断变化的需要，同时产品的升级换代也方便迅速。

本设计采用Altera公司的EDA软件0uartus II，并以Cylone 系列FPGA器件为硬件平台进行系统设计。

目录1、系统设计 (4)2、单元电路设计 (6)3、软件设计 (8)4、系统测试 (12)5、结论 (14)6、参考文献 (14)7、附录 (15)8、设计说明书 (16)一、系统设计1、设计要求：VGA显示器彩色信号发生器电路，能在VGA显示器上显示8种颜色的图形（条型、方块型）。

2、系统设计方案：方案一：采用传统的图像显示方法，将图像数据传回电脑在传输过程中通过CPU对图像数据信号进行控制，通过显示器显示出来。

方案二：采用FPGA和EDA的设计方法，通过FPGA器件控制RGB信号、行同步信号、场同步信号等信号，并参照有关标准，最终可以实现对VGA 的控制。

方案一为传统的图像显示方法，在传输过程中需要CPU不断对图像数据信号进行控制，这样就造成了CPU的浪费，同时系统还需要依赖电脑，降低了系统的灵活性。

方案二是利用可编程器件FPGA和EDA的设计方法，可以根据设计的需要设计出针对性比较强的VGA显示器，而且不需要依靠计算机，大大降低了成本提高了系统的灵活性。

综合上诉分析本设计中采用方案二。

3、系统的工作原理：计算机显示器的显示有许多接口标准，常见的有VGA、SVGA等。

EDA课设报告

1.1试用频率分别为f1= 200 Hz、f2= 2000 Hz的两个正弦信号源，合成一调制信号y(t)=5sin(2πf1t)*cos(2πf2t)，观察其频谱与输出信号波形。

注意根据信号的频率选择适当的系统采样速率。

仿真电路图结果分析：（上图为时域图，下图为频谱图）。

可以在频谱图上很容易就看出此电路的电路图经由乘法器变换后出现了两个频率，经过计算可以肯定是f0与f1的和频与差频分别为2200HZ与1800HZ。

1.2将一正弦信号与高斯噪声相加后观察输出波形及其频谱。

从小到大改变高斯噪声的功率，重新观察输出波形及其频谱。

仿真电路图０：振幅１V ，频率１0Hz ，相位为０°的正弦波１：高斯噪声，标准方差设为０.１，均值为０2：加法器，将图符０和图符１的信号进行相加得到所要的调制信号，加法器相当于传输信道，信号在信道中传输，加入的高斯噪声相当于噪声源采样频率为50000HZ 高斯方差0.1高斯方差1第一张图是输出信号的波形，可看出输出信号是周期为0.１s，振幅为１Ｖ的正弦波，但由于加入了噪声源，所以输出的信号不再平滑，出现了波折，并随着高斯噪声功率的增加输出信号曲线出现的波折越大，如第三张图中信号已经很难分辨。

1.3已知DTMF双音频编码器的低组频率为697 Hz,，770 Hz，852 Hz，941Hz，高组频率为1209 Hz，1336 Hz，1477 Hz，1633 Hz，试合成0～9、*、#的双音频，并使用接收器图符中的单声道音频文件（8bit wav）输出，通过计算机的声卡输出声音，与实际电话输出的声音比较。

注意，在输出端应加入一定的增益来放大波形。

仿真电路图1~7全部都是题目中出现的高低频率的组合，每两个为一组通过加法器连接，而后早通过增益将这些加和平率放大，然后通过单声道的输出，为了方便的观察每组的频谱变化故在每个音频输出的后面加上了波形输出，其时域和频域图谱如图所示，虽然选择了其中的一组但还是可以反映出其他组的情况，从频谱上虽然有很多频率分量但还是可以清楚的看出有几个主要的频率，他们就是这段音频的主要组成部分。

合肥工业大学模拟电子线路EDA课程设计报告材料

4、Protel 99 se的使用方法：(1)在桌面上或开始菜单中找到并用鼠标双击Protel 99 se应用程序——Client 99 se，打开Protel 99 se的主窗口。

（上图）（2）执行菜单命令File中的New选项；或直接在窗口左边的一列文件类型选项中选择。

（3）设计Sch的操作环境在其中可以灵活的设置纸的大小、边框、图纸底色等相关选项（4）元器件查找点击FIND按钮，依据所需元器件在软件中所表示的型号，便可以找到所需器件，随后点击PLACE按钮便可以放置所查元器件。

（5）创建网络表点击如图所示的Design按钮cerate netlist选项，便是生成网络表的第一步，生成表格的前提是确定绘制的原理图所有的器件名，封装号等相关数据完整。

为以后生成PCB板做准备。

点击后变成了下图的Netlist Creation的界面，点OK选项便可生成网络表。

下图以测量放大器电路为例生成的网络表（6）创建元器件表下图为最终生成的元器件的列表。

含器件类型，器件型号，封装号以及原件描述，从表格可以清晰的看出所使用的器件，便于查询和比较原理图是否缺少相关器件。

下图所表现的即是生成表格的一个框图解释。

5、制作PCB板过程（一）准备工作1.绘制好原理电路图。

2.对电路图进行ERC检查。

3.进行封装形式检查。

4.生成网表文件。

（二）制作PCB板1.定制好PCB板尺寸，划定布线区域。

2.调入封装库元件。

3.调入网表文件。

4.自动布局。

5.自动布线。

6.对电路图进行DRC检查。

新建PCB文件并重命名。

装载在前面生成的网络表，当然要尽量避免网络表节点和封装准确标准化装载网络表出错后要及时排错。

如果没有错便会有All macrosvalidated，有错误便要排错。

没有错误的话便会生成下图的形式，元器件之间用绿线相连，同类型器件排列在一起。

电气有效体间安全间距，双击修改属性。

下图设置单面板和双面板的选项界面，单面板是：“Top layer”选“Not Used”，双面板是则是如图所示的选项。

课程设计eda

课程设计eda一、教学目标本课程的教学目标是使学生掌握XX学科的基本概念、原理和方法，能够运用所学知识解决实际问题。

具体目标如下：1.知识目标：学生能够准确理解并记忆XX学科的基本概念、原理，了解学科的发展历程和应用领域。

2.技能目标：学生能够运用所学知识解决实际问题，具备一定的实践操作能力，能够进行科学探究和数据分析。

3.情感态度价值观目标：学生对XX学科产生浓厚的兴趣，培养科学思维和创新意识，增强社会责任感和使命感。

二、教学内容根据课程目标，本课程的教学内容主要包括以下几个方面：1.XX学科的基本概念和原理：通过讲解和案例分析，使学生了解并掌握XX学科的基本概念和原理。

2.XX学科的应用领域：介绍XX学科在实际应用中的案例，让学生了解学科的广泛应用。

3.实践操作和科学探究：学生进行实验和实践活动，培养学生的实践操作能力和科学探究能力。

4.数据分析与处理：教授学生如何运用数据分析方法解决实际问题，提高学生的数据分析能力。

三、教学方法为了实现课程目标，本课程将采用多种教学方法，包括：1.讲授法：通过教师的讲解，使学生掌握XX学科的基本概念和原理。

2.讨论法：学生进行课堂讨论，培养学生的思考和表达能力。

3.案例分析法：通过分析实际案例，使学生了解XX学科的应用领域。

4.实验法：学生进行实验操作，培养学生的实践能力和科学探究能力。

四、教学资源为了支持教学内容和教学方法的实施，本课程将准备以下教学资源：1.教材：选择适合学生水平的教材，为学生提供系统性的学习资料。

2.参考书：提供相关的参考书籍，丰富学生的知识体系。

3.多媒体资料：制作多媒体课件和教学视频，提高学生的学习兴趣和效果。

4.实验设备：准备必要的实验设备和材料，为学生提供实践操作的机会。

五、教学评估本课程的评估方式将包括平时表现、作业、考试等多个方面，以全面、客观地评价学生的学习成果。

具体评估方式如下：1.平时表现：通过观察学生在课堂上的参与程度、提问回答等，评估学生的学习态度和理解程度。